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AES Rijndael 암호.복호 알고리듬의 설계 및 구현
The Design and Implementation of AES Rijndael Cipher Algorithm 원문보기

한국해양정보통신학회 2003년도 추계종합학술대회, 2003 Oct. 01, 2003년, pp.196 - 198  

신성호 (한밭대학교) ,  이재흥 (한밭대학교)

초록
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본 논문에서는 미국 국립표준기술연구소(NIST)에서 채택한 차세대 암호 표준인 Rijndael 암호 알고리듬을 하드웨어로 구현한다. 효율적인 연산을 위해 라운드를 2개의 부분 라운드로 나누고 부분라운드 간에 파이프라인을 사용하였으며, 1 라운드 연산 시 평균적으로 5 클럭이 소요된다. AES-128 암호 알고리듬을 ALTERA FPGA를 사용하여 하드웨어로 구현 후 성능을 분석하였다. 구현된 AES-128 암호 알고리듬은 암호화시 최대 166 Mhz의 동작 주파수와 약 424 Mbps의 암호율을 가지고 복호화시 최대 142 Mhz의 동작 주파수와 약 363 Mbps의 복호율을 얻을 수 있었다.

Abstract ▼ AI-Helper 아이콘AI-Helper

In this paper, Rijndal cipher algorithm is implemented by a hardware. It is selected as the AES(Advanced Encryption Standard) by NIST. The processor has structure that round operation divided into 2 subrounds and subrounds are pipelined to calculate efficiently. It takes 5 clocks for one-round. The...

AI 본문요약
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제안 방법

  • 복호화타이밍 시뮬레이션 결과로 AES 표준안에 수록된 테스트 벡터를 이용하여 6nsec의클럭 주기로 검증을 하였다. 평문 “3243F6A8885 A308D313198A2E0370734”와 奇호키 "2B7E15162 8AED2A6ABF7158809CF4F3C" 의 128비트를 입력하여 6nsec 의 클럭 주기로 수행하여 암호문 "3925841D02DC09FBDC1185 97196A0B32"를 확인하였으며, 이 암호문을 입력으로 7nsec의 클럭 주기로 복호화를 수행한 결과 입력된 평문과 동일함 올 확인하였다
  • ByteSub 변환과 iByteSub 변환을 전용회로로 구현 시에는 많은 곱셈기와 역원 생성회로가 필요하므로 본 논문에서는 AES 표준안에서 제시한 둥가 구현된 S_Box 와 Inverse S_Box 를 사용하였다. S_Box와 Inverse S_Box는 각각 16개씩 총 32개가 垃요하지만 본 논문에서는 하나의 라운드 연산을 파이프라인을 사용한 2개의 부분라운드로 설계하여 부분라운드 당 4클럭을 사용하였다.
  • 사용하였다. S_Box와 Inverse S_Box는 각각 16개씩 총 32개가 垃요하지만 본 논문에서는 하나의 라운드 연산을 파이프라인을 사용한 2개의 부분라운드로 설계하여 부분라운드 당 4클럭을 사용하였다. 그러므로 S-Box와 Inverse S_Box를 각각 4개씩 사용하며 Altera FPGA Device의 메모리 영역에 ROM 형태로 구현하였다.
  • S_Box와 Inverse S_Box는 각각 16개씩 총 32개가 垃요하지만 본 논문에서는 하나의 라운드 연산을 파이프라인을 사용한 2개의 부분라운드로 설계하여 부분라운드 당 4클럭을 사용하였다. 그러므로 S-Box와 Inverse S_Box를 각각 4개씩 사용하며 Altera FPGA Device의 메모리 영역에 ROM 형태로 구현하였다.
  • 본 논문에서는 차세대 대칭형 암호 알고리듬으로 선정된 블록길이와 키 길이가 128비트인 AES-128 알고리듬을 설계 구현하였으며, ALTERA FPGA 상에서 검증을 확인 하였다. S_Box는 암호와 복호에 각각 4 개씩 사용하였으며, 매 라운드 마다 사용되는 서브키는 키 스케쥴링올 구현하지 않고 미리 계산된 값을 사용하였다.
  • 이러한 방법으로 행렬 곱셈을 여러 개의 modulo-2 덧셈(XOR)으로 구현하였다.

대상 데이터

  • 본 논문에서는 3가지 종류의 AES 중에서, 키 길이가 128비트인 AES-128 암호 알고리늠올 설계하였다. 하나의 라운드 연산을 2개의 부분 라운드로 나누어 처리하였으며, 부분 라운드 간에 파이프라인을 사용하여 데이터 처리속도의 성능을 높혔다.

데이터처리

  • 암 . 복호화타이밍 시뮬레이션 결과로 AES 표준안에 수록된 테스트 벡터를 이용하여 6nsec의클럭 주기로 검증을 하였다. 평문 “3243F6A8885 A308D313198A2E0370734”와 奇호키 "2B7E15162 8AED2A6ABF7158809CF4F3C" 의 128비트를 입력하여 6nsec 의 클럭 주기로 수행하여 암호문 "3925841D02DC09FBDC1185 97196A0B32"를 확인하였으며, 이 암호문을 입력으로 7nsec의 클럭 주기로 복호화를 수행한 결과 입력된 평문과 동일함 올 확인하였다
  • 설계된 AES-128 암호 알고리듬은 ALTERA Quartus II를 이용하여 VHDL로 구현 및 시믈레 이션을 수행하였으며, 표 1에 하드웨어 구현 결과를 나타내었다. 라운드당 5 클럭이 소요되며 최대 동작 주파수는 암호화 166Mhz, 복호화 142Mhz이며이는 ALTERA Stratix EP1S10B672C6 디바이스에서 측정한 결과이다
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