차세대 블록 암호 표준인 AES(Advanced Encryption Standard) Rijndael(라인달) 암호 프로세서를 설계하였다. 단일 라운드 블록을 사용하여 라운드 변환을 반복 처리하는 구조를 체택하여 하드웨어 복잡도를 최소화하였다. 또한, 라운드 변환블록 내부에 서브 파이프라인 단계를 삽입하여 현재 라운드의 후반부 연산과 다음 라운드의 전반부 연산이 동시에 처리되도록 하였으며, 이를 통하여 암.복호 처리율이 향상되도록 설계함으로써, 면적과 전력소모가 최소화되도록 하였다. 128-b/192-b/256-b의 마스터 키 길이에 대해 라운드 변환의 전반부 4클록 주기에 on-the-fly 방식으로 라운드 키를 생성할 수 있는 효율적인 키 스케줄링 회로를 고안하였다. Verilog HDL로 모델링된 암호 프로세서는 FPGA로 구현하여 정상 동작함을 확인하였다. 0.35-$\mu\textrm{m}$CMOS 셀 라이브러리로 합성한 결과 약 25.000개의 게이트로 구현되었으며, 2.5-V 전원전압에서 220-MHz 클록으로 동작하여 약 520-Mbits/sec의 성능을 갖다.
차세대 블록 암호 표준인 AES(Advanced Encryption Standard) Rijndael(라인달) 암호 프로세서를 설계하였다. 단일 라운드 블록을 사용하여 라운드 변환을 반복 처리하는 구조를 체택하여 하드웨어 복잡도를 최소화하였다. 또한, 라운드 변환블록 내부에 서브 파이프라인 단계를 삽입하여 현재 라운드의 후반부 연산과 다음 라운드의 전반부 연산이 동시에 처리되도록 하였으며, 이를 통하여 암.복호 처리율이 향상되도록 설계함으로써, 면적과 전력소모가 최소화되도록 하였다. 128-b/192-b/256-b의 마스터 키 길이에 대해 라운드 변환의 전반부 4클록 주기에 on-the-fly 방식으로 라운드 키를 생성할 수 있는 효율적인 키 스케줄링 회로를 고안하였다. Verilog HDL로 모델링된 암호 프로세서는 FPGA로 구현하여 정상 동작함을 확인하였다. 0.35-$\mu\textrm{m}$ CMOS 셀 라이브러리로 합성한 결과 약 25.000개의 게이트로 구현되었으며, 2.5-V 전원전압에서 220-MHz 클록으로 동작하여 약 520-Mbits/sec의 성능을 갖다.
This paper describes a design of cryptographic processor that implements the AES(Advanced Encryption Standard) block cipher algorithm "Rijndael". To achieve high throughput rate, a sub-pipeline stage is inserted into the round transformation block, resulting that the second half of current round fun...
This paper describes a design of cryptographic processor that implements the AES(Advanced Encryption Standard) block cipher algorithm "Rijndael". To achieve high throughput rate, a sub-pipeline stage is inserted into the round transformation block, resulting that the second half of current round function and the first half of next round function are being simultaneously operated. For area-efficient and low-power implementation, the round block is designed to share the hardware resources in encryption and decryption. An efficient scheme for on-the-fly key scheduling, which supports the three master-key lengths of 128-b/192-b/256-b, is devised to generate round keys in the first sub-pipeline stage of each round processing. The cryptoprocessor designed in Verilog-HDL was verified using Xilinx FPGA board and test system. The core synthesized using 0.35-${\mu}{\textrm}{m}$ CMOS cell library consists of about 25,000 gates. Simulation results show that it has a throughput of about 520-Mbits/sec with 220-MHz clock frequency at 2.5-V supply.-V supply.
This paper describes a design of cryptographic processor that implements the AES(Advanced Encryption Standard) block cipher algorithm "Rijndael". To achieve high throughput rate, a sub-pipeline stage is inserted into the round transformation block, resulting that the second half of current round function and the first half of next round function are being simultaneously operated. For area-efficient and low-power implementation, the round block is designed to share the hardware resources in encryption and decryption. An efficient scheme for on-the-fly key scheduling, which supports the three master-key lengths of 128-b/192-b/256-b, is devised to generate round keys in the first sub-pipeline stage of each round processing. The cryptoprocessor designed in Verilog-HDL was verified using Xilinx FPGA board and test system. The core synthesized using 0.35-${\mu}{\textrm}{m}$ CMOS cell library consists of about 25,000 gates. Simulation results show that it has a throughput of about 520-Mbits/sec with 220-MHz clock frequency at 2.5-V supply.-V supply.
* AI 자동 식별 결과로 적합하지 않은 문장이 있을 수 있으니, 이용에 유의하시기 바랍니다.
문제 정의
본 논문에서는 AES Rijndael 암호 알고리듬의 전용 ASIC 및 FPGA 구현을 위한 효율적인 회로구조를 제안하고 이를 Verilog-HDL로 설계한 후, FPGA로 구현하여 동작을 검증하였다.
넷째, 128 b/192 b/25&b의 마스터 키 길이를 지원하기 위한 on the-fly 키 스케줄러는 하드웨어가 복잡하고 지연경로가 길어 전체 암호 프로세서의 성능을 제한하는 요인이 된다. 본 논문에서는 라운드 변환의 전반부 4 클록 주기에 라운드 키를 on-the-fly 방식으로 생성하는 효율적인 키 스케줄링 회로를 고안하였다.
본 논문에서는 차세대 블록암호 표준 (AES)으로 선정된 Rijndael 암호 알고리듬용 프로세서 코어를 설계하였다. 블록길이 128-b와 3가지 키 길이(128-b/알고리듬을 구현하였으며, 라운드 변환을 전반부와 후반부로 나누어 서브 파이프라인을 삽입함으로써 암.
제안 방법
복호율이 향상늬노록 하였다. 라운上 처리부를 구성하는 주요 블록들이 암호화 연산과정과 복호화 연산 과정에서 하드웨어 자원을 공유할 수 있도록 설계하였으며, 이를 통해 게이트 수 감소와 저전력 특성을 갖도록 하였匸" 또한, 3가지 키 길이에 대한 라운드 키를 라운■三 변환의 전반부 4클록 주기에 on-the-fly 방식으로 생성하는 효율적인 회로구조 제안하였다.
Rijndael 암호 프로세서는 Verilog-HDL로 모델링되었으며, AES 표준 공고안3에 명시된 테스트 벡터를 이용하여 검증하였다. 검증이완료된 HDL 모델은 검증하였으며, 검증 최종적으로 FPGA 구현을 통해 시스템은 그림 7-(a) 와 같다.
본 논문에서는 成(驴)에서 곱셈의 역원 연산을 lookup 테이블로 구현함으로써 암호화와 복호화 과정에서 S-box를 공유하여 사용하도록 하였다. 그림 5는 본 논문에서 제안된 공유 SboxfShared Sbox)의 구조이며, GF(麥)에서 곱셈의 역원을 계산하는 lookup 테이블과 affine 변환 블록으로 구성된다.
블록길이 128-b와 3가지 키 길이(128-b/알고리듬을 구현하였으며, 라운드 변환을 전반부와 후반부로 나누어 서브 파이프라인을 삽입함으로써 암. 복호율이 향상늬노록 하였다.
설계된 라운드 변환 틀룩의 내부 구조는 그림 3과 갇으며, 암호화 연산과 복호화 연산의 하匸웨어 공유가 그대화되도룩 공유 바이트서브(Shared ByteSub) 블록, 공유 쉬프트로우(Shared Shi仕Row) 블록, 공유믹스컬럼(Shared MixCollum) 블록의 구조를 제안하였다. 데이터 패스는 32-b로 구성되어 4행 X4-바이트의 State를 처리하는 서브 파이프라인 단은 4개의 클록으로 구현된다.
구성된다. 외부와의 인터페이스는 32-b씩 이루어지며, 라운드 처리부의 입력단에 32 b 레지스터 4개를 쉬프트 레지스터로 구성하여 4 클룩동안 128-b의 평문이 입력도]며, 키 생성블록의 입력단은 32-b 레지스터 8개를 쉬프트 레지스터로 구성하여 키 길이 지정신호에 따라 4/6/8 클록동안 128-b/ 192-b/256-b의 마스터 키가 입력되도록 하였다.
첫째, Rijndael 알고리듬의 라운드 수는 마스터 키의 길이 (128-b/192-b/瀚-b)에 따른 가변 라운드 ->'■ 조를 가지므로, 단일 라운드 연산회로를 사용하여 N, 번의 라운드 연산이 반복 처리되도록 하였다. 둘째, 라운드 처리부의 주요 블록들이 암호화와 복호화 과정에서 하드웨어 자원을 공유할 수 있도룩 회로구조를 고안함으로써, 면적과 전력소모가 최소화되도룩 하였다.
데이터처리
검증이완료된 HDL 모델은 검증하였으며, 검증 최종적으로 FPGA 구현을 통해 시스템은 그림 7-(a) 와 같다. FPGA 디바이스는 Xilinx XCV1000E틀 사용하였으며, Visual C++ 언어로 테스트 프로그램을 작성하였다. 그림 7-(b)는 검증시스템의 실행 화면이며, 이미지 데이터를 암호화한 후 이를 다시 복호화하면 원래의 이미지와 동일한 내용이 출력됨을 확인할 수 있다.
검증이 완료된 HDL 모델은 0.35-/zm CMOS 셀 라이브러리와 Synopsys CAD 툴을 이용하여 회로합성을 하였다. 합성 결고k 라운드 처리부는 10, 100 게이트, on-the-fly.
성능/효과
암호화 과정은 역원 계산 후에 affine 변환이 수행되며, 복호화 과정은 역 affine 변환이 먼저 수행된 후 역원이 계산된다. ByteSub/lnvByteSub 블록을 합성한 결과, 8개의 S-Box를 사용하는 일반적인 방법은 5, 515 게이트로 구현되며, 4개의 S-Box만을 사용하는 본 논문의 방법은 3, 190 게이트로 구현되어 약 42%의 게이트 감소가 얻어진다.
복호화 연산의 처리속도가 향상되도록 하였다. 넷째, 128 b/192 b/25&b의 마스터 키 길이를 지원하기 위한 on the-fly 키 스케줄러는 하드웨어가 복잡하고 지연경로가 길어 전체 암호 프로세서의 성능을 제한하는 요인이 된다. 본 논문에서는 라운드 변환의 전반부 4 클록 주기에 라운드 키를 on-the-fly 방식으로 생성하는 효율적인 키 스케줄링 회로를 고안하였다.
둘째, 라운드 처리부의 주요 블록들이 암호화와 복호화 과정에서 하드웨어 자원을 공유할 수 있도룩 회로구조를 고안함으로써, 면적과 전력소모가 최소화되도룩 하였다. 셋째, 라운드 연산에서 ShiftRow 변환은 State의 행 단위로 처리되고, MixColumn 변환은 열 단위로 처리되므로, 라운드 연산을 전반부(ByteSub 및 ShiftRow 변환)와 후반부(MixColumn 변환, 라운 H 키 가산) 두 부분으로 나누고, 이들 사이에 서브 파이프라인을 삽입함으로써 암.
설계된 Rijndael 코어는 0.35-㎛ CMOS 셀 라이브러리로 합성한 결과 약 25,000 개의 게이트로 구현되었으며, 2.5-V 전원전압에서 약 520-Mbits/sec의 암 . 복호율 성능을 갖는다.
둘째, 라운드 처리부의 주요 블록들이 암호화와 복호화 과정에서 하드웨어 자원을 공유할 수 있도룩 회로구조를 고안함으로써, 면적과 전력소모가 최소화되도룩 하였다. 셋째, 라운드 연산에서 ShiftRow 변환은 State의 행 단위로 처리되고, MixColumn 변환은 열 단위로 처리되므로, 라운드 연산을 전반부(ByteSub 및 ShiftRow 변환)와 후반부(MixColumn 변환, 라운 H 키 가산) 두 부분으로 나누고, 이들 사이에 서브 파이프라인을 삽입함으로써 암.복호화 연산의 처리속도가 향상되도록 하였다.
키 스케줄러는 14, 400 게이트, 그리고 제어부는 300 게이트로 구현되었으며, 전체 Rijndael 암호 코어는 약 25,000게이트로 구현되었다. 시뮬레이션 결고h 최대 지연은 4.5-ns로서 2.5-V 전원에서 220-MUz로 동작 가능하며, 따라서 약 520-Mbits/sec의 싱능을 갖는 것으로 평가되었다. 표 1에 설계 결과를 요약하였다.
그림 7-(b)는 검증시스템의 실행 화면이며, 이미지 데이터를 암호화한 후 이를 다시 복호화하면 원래의 이미지와 동일한 내용이 출력됨을 확인할 수 있다. 이와 같은 FPGA 구현 검증을 통해 설계된 AES 암호 코어가 정상적으로 동작함을 확인하였다.
후속연구
Rijmen에 의해 제안된 Rijndael(라인달) 암호 알고리듬을 최종 AES로 선정하였다". Rijndae로 암호화된 메시지의 해독을 위해서는 현재의 컴퓨터로 148 조년이 걸리는 것으로 평가되는 등 모든 알려진 보안 공격에 대해 안전성이 뛰어나며, 다양한 형태의 플랫폼에서 효율적인 구현이 가능하고 고속 처리가 가능하여 향후 보안 시스템에서 폭넓게 사용될 것으로 예상된다.
문헌 ⑸-[6]의 설계사례는 16개의 S-Box를 사용하여 128-b씩 처리하는 회로구조를 가지며, 본 논문의 설계는 4개의 S-Box를 사용하여 32-b씩 처리하는 회로구조를 갖는다. 따라시, 설계된 Rijndael 암호 프로세서 코어는 적은 칩 면적과 저전력 소모를 필요로하는 분야에 적합할 것으로 판단된다.
복호율 성능을 갖는다. 설계된 Rijndael 암호 코어는 반도체 지적재산권인 소프트 IPdntellectual Property)로 가공하였으며, 네트웍 보안, smart card 보안, 전자상거래 등을 위한 고속/고집적/저전력 보안 모듈의 설계에 사용될 수 있을 것으로 판단된다.
참고문헌 (7)
W. Stalling, Cryptography and Network Security, Prentice Hall, 1999
National Bureau of Standards, NBS FIPS PUB 46, 'Data Encryption Standard', National Bureau of Standards, U.S. Dept. of Commerce, Jan., 1977
J. Daemen and V. Rijmen, 'AES Proposal : Rijndael Block Cipher', NIST Document ver.2, Mar., 1999, http://www.nist.gov/aes
NIST, 'Announcing the Advanced Encryption Standard (AES)', FIPS PUB ZZZ, 2001, http://www. nist.gov/aes
M. Bean, C. Ficke, T. Rozylowicz, and B. Weeks, 'Hardware performance simulations of Advanced Encryption Standard Algorithms', http:csrc.nist.gob/encryption/aes/round2/ NSA-AESfinalreport.pdf
H. Kuo and I. Verbauwhede, 'Architectural optimization for a 1.82Gbits/sec VLSI imple- mentation of the AES Rijndael Algorithm', Workshop on Cryptographic Hardware and Embedded Systems 2001 (CHES 2001), pp. 51- 64, May, 2001
M. McLoone and J.V. McCanny, 'High per- formance single-chip FPGA Rijndael algorithm implementations', Workshop on Cryptographic Hardware and Embedded Systems 2001(CHES 2001), pp.65-76, May, 2001
※ AI-Helper는 부적절한 답변을 할 수 있습니다.