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논문 상세정보

저 전력 아키텍처를 위한 상위 레벨 데이터 패스 할당 알고리즘

A High-Level Data Path Allocation Algorithm for Low Power Architecture

초록

본 논문은 상위 레벨 합성에서의 레지스터와 자원 할당 과정의 스위치 동작 최소화를 통한 저 전력 데이터 패스 할당 알고리즘을 제안한다. 제안하는 알고리즘은 스케줄링된 CDFG를 입력으로 할당 과정에서 전력 최소화를 수행한다. 알고리즘은 레지스터 할당과 자원 할당 과정을 나누어 수행한다. 레지스터 할당 알고리즘은 기능 장치내의 불필요한 스위칭 동작을 제거하고 멀티플렉서의 수를 최소화한다. 자원 할당 과정은 스위칭 동작을 최소화할 수 있는 연산자의 순서를 선택한다. 본 논문에서 제안하는 알고리즘과 genesis-lp 상위 레벨 합성시스템을 벤치마크를 이용한 비교 실험결과 평균 15.3%의 전력 감소효과가 있다.

Abstract

In this paper, we propose a minimal power data path allocation algorithm for low power circuit design. The proposed algorithm minimizes switching activity for input variables in scheduled CDFG. Allocations are further divided into the tasks of register allocation and module allocation. The register allocation algorithm execute that it eliminate spurious switching activity in functional unit and minimize the numbers of multiplexer. Also, resource allocation method selects a sequence of operations for a module such that the switching activity is reduced. Therefore, the algorithm executes to minimize the switching activity of input values, sequence of operations and number of multiplexer. Experimental results using benchmarks show that power is reduction effect from 13% to 17% power consumption, when compared with the Genesis-lp high-level synthesis system.

저자의 다른 논문

참고문헌 (7)

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  3. High Level Synthesis Techniques for Reducing the Activity of Functional Units , Musoll, E.;Cortadella, J. , Int. Symp. On Low Power Electronics and Design / v.,pp.99-104, 1995
  4. Power Management Methodology for High-Level Synthesis , Raghunathan, A.;Dey, S.;Jha, N.K. , Int. Conf. On VLSI Design / v.,pp.24-29, 1998
  5. High-Level Power Analysis and Optimization , Raghunathan, A.;Niraj K. Jha;Dey, S. , / v.,pp.17-25, 1998
  6. Power Minimization in IC Design n : Principles and applications , Pedram, M. , Transactions of ACM / v.1,pp.1-58, 1996
  7. Combinatorial Optimization , Papadimitriou, C.;Steiglitz, K. , / v.,pp., 1982

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