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NTIS 바로가기電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체, v.42 no.11 = no.341, 2005년, pp.9 - 16
하종찬 (숭실대학교 전자공학과) , 황태진 (숭실대학교 전자공학과) , 위재경 (숭실대학교 전자공학과)
This paper proposes a programmable PLL (phase locked loop) based clock generator supporting a wide-range-frequency input and output for high performance and low power SoC with multiple clock frequencies domains. The propose system reduces the locking time and obtains a wide range operation frequency...
A. Kajiwara and M. Nakagawa, 'A new PLL frequency synthesizer with high speed switching,' IEEE Trans. Veh. Technol., vol. 41, pp. 407-413, Nov. 1992
Sungjoon Kim; Kyeongho Lee; Yongsam Moon; Deo-kyoon Jeong; Yunho Choi; Hyung Kyu Lim; 'A 960-Mb/s/pin interface for skew-tolerant bus using low jitter PLL,' Solid-state Circuits, IEEE Journal of,vol. 32, Issue. 5, pp. 6 91, May 1997
황태진, 연규성, 전치훈, 위재경, '저 전력 고속 VLSI를 위한 Fast-Relocking과 Duty-Cycle Correction 구조를 가지는 DLL 기반의 다중 클락발생기', 대한전자공학회논문지SD, 제42권 2호, pp. 101-108, 2005
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