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향상된 부 스큐 고속 VCO를 이용한 초고주파 PLL
A Radio-Frequency PLL Using a High-Speed VCO with an Improved Negative Skewed Delay Scheme 원문보기

電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SC, 시스템 및 제어, v.42 no.6 = no.306, 2005년, pp.23 - 36  

김성하 (LG전자(주) 시스템 IC사업부) ,  김삼동 (동국대학교 전자공학과) ,  황인석 (동국대학교 전자공학과)

초록
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PLL은 통신을 포함한 여러 분야에서 광범위 하게 사용된다. 본 논문에서는 향상된 부스큐 지연 방식을 이용한 고속 VCO와 이를 이용한 PLL을 제안하였다. 제안한 VCO와 PLL은 0.18um CMOS 공정을 기본으로 하여 1.8V의 전원전압에서 동작 하도록 설계되었다. 제안한 VCO는 서브 피드백 루프를 패스 트랜지스터로 설계 하였으며, 이 패스 트랜지스터는 NMOS PMOS가 사용되어서 주파수 이득이 반대인 2개의 주파수 제어전압이 필요하게 되며, 이로 인해 우수한 잡음 성능을 가지게 된다. 또한, 이 서브 피드백 루프와 부 스큐 지연방식은 보다 높은 주파수를 생성하게 된다. 실제 제안한 회로의 검증을 위하여 7단의 링 구성의 VCO를 설계하였으며, 설계된 VCO는 $3.2GHz\~6.3GHz$로 동작하며, 1MHz 오프셋 주파수에서 -128.8dBc/Hz의 위상잡음성능을 가짐을 검증 하였다. 이때의 전원 전압은 1.8V이며 VCO의 소비 전류는 3.8mA이다. 그리고 제안한 VCO를 이용하여 설계된 이중 루프 필터 구조의 PLL이 5GHz 대역에서 안정적으로 동작함을 검증하였다. 따라서, 제안한 VCO가 고주파 대역읜 통신기기에서 LC 공진회로를 대체 할 수 있음을 보였다. 본 논문에서 제안한 회로는 0.18um TSMC 라이브러리를 기본으로 하여 설계 하였다.

Abstract ▼ AI-Helper 아이콘AI-Helper

PLLs have been widely used for many applications including communication systems. This paper presents a VCO with an improved negative skewed delay scheme and a PLL using this VCO. The proposed VCO and PLL are intended for replacing traditional LC oscillators and PLLs used in communication systems an...

주제어

#PLL   #VCO   #Dual Loop-Filter   #Negative Skewed Delay Scheme   #Subfeed Back Loop  

참고문헌 (7)

  1. 박홍준, CMOS 아날로그 집적회로 설계, 시그마 프레스, 1999 

  2. S.J.Lee, B.Kim, and K.Lee, 'A Novel High-Speed Ring Oscillator for Multiphase Clock Generation Using Negative Skewed Delay Scheme,' IEEE J. Solid-State Circuit, vol.32, no2,pp289-231, February 1997 

    상세보기 crossref

  3. L. Sun, T. Kwasniewski, and K. Iniewski, 'A quadrature Output Voltage Controlled Ring Oscillator. Based on Three-Stage Subfeedback Loops,' in Proc, IEEE Int. Symp. Circuit and Syst. (ISCAS), vol.2, pp.176-179 

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  4. Lizhong Sun and Tadeusz A.Kwsaniewski, 'A 1.25-GHz O.35um Monolithic CMOS PLL Based on a Multiphase Ring Oscillator,' IEEE J. Solid-State Circuit, vol.36, no.6, pp.910-916, June 2001 

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  5. Mihai Banu, and Alfred Dunlop, 'A 660Mb/s CMOS Clock Recovery Circuit with Instantaneous Locking for NRZ Data and Burst - Mode Transmission,' ISSCC Dig, Tech. Paper, pp. 102-103, Feb. 1993 

  6. B. Chang, J. Park, and W. Kim, 'A 1.2 GHz CMOS dual-modulus prescaler using new dynamic D-type flip-flops,' IEEE J. Solid-State Circuits, vol. 31, pp. 749-752, May 1996 

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  7. 유희준, DRAM DESIGN, 홍릉과학출판사, 1996 

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