[논문]저 전력 시스템을 위한 파워다운 구조를 가지는 이중 전하 펌프 PLL 기반 클록 발생기

하종찬; 황태진; 위재경

저 전력 시스템을 위한 파워다운 구조를 가지는 이중 전하 펌프 PLL 기반 클록 발생기
A Dual Charge Pump PLL-based Clock Generator with Power Down Schemes for Low Power Systems 원문보기

電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체, v.42 no.11 = no.341, 2005년, pp.9 - 16

하종찬 (숭실대학교 전자공학과) , 황태진 (숭실대학교 전자공학과) , 위재경 (숭실대학교 전자공학과)

초록
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이 논문에서는 다중 동작 주파수를 갖는 고성능 저전력 SoC에 사용 가능한 광대역 입출력 주파수를 지원하는 프로그램머블 PLL 기반의 클록킹 회로을 제안하였다. 제안된 클록 시스템은 이중 전하펌프를 이용 locking 시간을 감소시켰고, 광대역 주파영역에서 동작이 가능하도록 하였다. 칩의 저 전력 동작을 위해 동작 대기모드 시에 불필요한 PLL 회로를 지속적으로 동작시키지 않고 relocking 정보를 DAC를 통해 보존하고 불필요한 동작을 억제하였고, 대기모드에서 빠져나온 후 tracking ADC(Analog to Digital Converter)를 이용하여 빠른 relocking이 가능하도록 설계하였다. 또한 프로그램머블하게 출력 주파수를 선택하게 하는 구조를 선택하여 저 전력으로 최적화된 동작 주파수를 지원하기 위한 DFS(Dynamic frequency scaling) 동작이 가능하도록 클록 시스템을 설계하였다. 제안된 PLL 기반의 클록 시스템은 $0.35{\mu}m$ CMOS 공정으로 구현하였으며 2.3V의 공급전압에서 $0.85{\mu}sec\~1.3{\mu}sec$($24\~26$사이클)의 relocking 시간을 가지며, 파워다운 모드 적용 시 PLL의 파워소모는 라킹 모드에 비해 $95\%$이상 절감된다. 또한 제안된 PLL은 프로그래머블 주파수 분주기를 이용하여 다중 IP 시스템에서의 다양한 클록 도메인을 위해 $81MHz\~556MHz$의 넓은 동작 주파수를 갖는다.

Abstract ▼ AI-Helper

This paper proposes a programmable PLL (phase locked loop) based clock generator supporting a wide-range-frequency input and output for high performance and low power SoC with multiple clock frequencies domains. The propose system reduces the locking time and obtains a wide range operation frequency by using a dual-charge pumps scheme. For low power operation of a chip, the locking processing circuits of the proposed PLL doesn't be working in the standby mode but the locking data are retained by the DAC. Also, a tracking ADC is designed for the fast relocking operation after stand-by mode exit. The programmable output frequency selection's circuit are designed for supporting a optimized DFS operation according to job tasks. The proposed PLL-based clock system has a relock time range of $0.85{\mu}sec{\sim}1.3{\mu}sec$($24\~26$cycle) with 2.3V power supply, which is fabricated on $0.35{\mu}m$ CMOS Process. At power-down mode, PLL power saves more than $95\%$ of locking mode. Also, the PLL using programmable divider has a wide locking range ($81MHz\~556MHz$) for various clock domains on a multiple IPs system.

주제어

참고문헌 (4)

A. Kajiwara and M. Nakagawa, 'A new PLL frequency synthesizer with high speed switching,' IEEE Trans. Veh. Technol., vol. 41, pp. 407-413, Nov. 1992

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B. Zhang and P. Allen, 'Feed-forward compensated high switching speed digital phase-locked loop frequency synthesizer,' in Proc. IEEE ISCAS, vol. 4, 1999, pp. 371-374. Jun. 1999
Sungjoon Kim; Kyeongho Lee; Yongsam Moon; Deo-kyoon Jeong; Yunho Choi; Hyung Kyu Lim; 'A 960-Mb/s/pin interface for skew-tolerant bus using low jitter PLL,' Solid-state Circuits, IEEE Journal of,vol. 32, Issue. 5, pp. 6 91, May 1997

상세보기
황태진, 연규성, 전치훈, 위재경, '저 전력 고속 VLSI를 위한 Fast-Relocking과 Duty-Cycle Correction 구조를 가지는 DLL 기반의 다중 클락발생기', 대한전자공학회논문지SD, 제42권 2호, pp. 101-108, 2005

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