이상적인(ideal) 이중-게이트(double-gate) 벌크(bulk) FinFET의 3차원(3-D) 시뮬레이션을 수행하여 전기적 특성들을 분석하였다. 3차원 시뮬레이터를 이용하여, 게이트 길이($L_g$)와 높이($H_g$), 핀 바디(fin body)의 도핑농도($N_b$)를 변화시키면서 소스/드레인 접합 깊이($X_{jSDE}$)에 따른 문턱전압($V_{th}$), 문턱전압 변화량(${\Delta}V_{th}$), DIBL(drain induced barrier lowering), SS(subthreshold swing)의 특성들을 살펴보았다. 게이트 높이가 35 nm인 소자에서 소스/드레인 접합 깊이(25 nm, 35 nm, 45 nm) 변화에 따라, 각각의 문턱전압을 기준으로 게이트 높이가 $30nm{\sim}45nm$로 변화 될 때, 문턱전압변화량은 20 mV 이하로 그 변화량이 매우 적음을 알 수 있었다. 낮은 핀 바디 도핑농도($1{\times}10^{16}cm^{-3}{\sim}1{\times}10^{17}cm^{-3}$)에서, 소스/드레인 접합 깊이가 게이트전극보다 깊어질수록 DIBL과 SS는 급격히 나빠지는 것을 볼 수 있었고. 이러한 특성저하들은 $H_g$ 아래의 ${\sim}10nm$ 위치에 국소(local) 도핑을 함으로써 개선시킬 수 있었다. 또한 local 도핑으로 소스/드레인 접합 깊이가 얕아질수록 문턱전압이 떨어지는 것을 개선시킬 수 있었다.
이상적인(ideal) 이중-게이트(double-gate) 벌크(bulk) FinFET의 3차원(3-D) 시뮬레이션을 수행하여 전기적 특성들을 분석하였다. 3차원 시뮬레이터를 이용하여, 게이트 길이($L_g$)와 높이($H_g$), 핀 바디(fin body)의 도핑농도($N_b$)를 변화시키면서 소스/드레인 접합 깊이($X_{jSDE}$)에 따른 문턱전압($V_{th}$), 문턱전압 변화량(${\Delta}V_{th}$), DIBL(drain induced barrier lowering), SS(subthreshold swing)의 특성들을 살펴보았다. 게이트 높이가 35 nm인 소자에서 소스/드레인 접합 깊이(25 nm, 35 nm, 45 nm) 변화에 따라, 각각의 문턱전압을 기준으로 게이트 높이가 $30nm{\sim}45nm$로 변화 될 때, 문턱전압변화량은 20 mV 이하로 그 변화량이 매우 적음을 알 수 있었다. 낮은 핀 바디 도핑농도($1{\times}10^{16}cm^{-3}{\sim}1{\times}10^{17}cm^{-3}$)에서, 소스/드레인 접합 깊이가 게이트전극보다 깊어질수록 DIBL과 SS는 급격히 나빠지는 것을 볼 수 있었고. 이러한 특성저하들은 $H_g$ 아래의 ${\sim}10nm$ 위치에 국소(local) 도핑을 함으로써 개선시킬 수 있었다. 또한 local 도핑으로 소스/드레인 접합 깊이가 얕아질수록 문턱전압이 떨어지는 것을 개선시킬 수 있었다.
3-dimensional(3-D) simulations of ideal double-gate bulk FinFET were performed extensively and the electrical characteristics. were analyzed. In 3-D device simulation, we changed gate length($L_g$), height($H_g$), and channel doping concentration($N_b$) to see the be...
3-dimensional(3-D) simulations of ideal double-gate bulk FinFET were performed extensively and the electrical characteristics. were analyzed. In 3-D device simulation, we changed gate length($L_g$), height($H_g$), and channel doping concentration($N_b$) to see the behaviors of the threshold voltage($V_{th}$), DIBL(drain induced barrier lowering), and SS(subthreshold swing) with source/drain junction depth($X_{jSDE}$). When the $H_g$ is changed from 30 nm to 45nm, the variation gives a little change in $V_{th}$(less than 20 mV). The DIBL and SS were degraded rapidly as the $X_{jSDE}$ is deeper than $H_g$ at low fin body doping($1{\times}10^{16}cm^{-3}{\sim}1{\times}10^{17}cm^{-3}$). By adopting local doping at ${\sim}10nm$ under the $H_g$, the degradation could be suppressed significantly. The local doping also alleviated $V_{th}$ lowering by the shallower $X_{jSDE}\;than\;H_g$ at low fin body doping.
3-dimensional(3-D) simulations of ideal double-gate bulk FinFET were performed extensively and the electrical characteristics. were analyzed. In 3-D device simulation, we changed gate length($L_g$), height($H_g$), and channel doping concentration($N_b$) to see the behaviors of the threshold voltage($V_{th}$), DIBL(drain induced barrier lowering), and SS(subthreshold swing) with source/drain junction depth($X_{jSDE}$). When the $H_g$ is changed from 30 nm to 45nm, the variation gives a little change in $V_{th}$(less than 20 mV). The DIBL and SS were degraded rapidly as the $X_{jSDE}$ is deeper than $H_g$ at low fin body doping($1{\times}10^{16}cm^{-3}{\sim}1{\times}10^{17}cm^{-3}$). By adopting local doping at ${\sim}10nm$ under the $H_g$, the degradation could be suppressed significantly. The local doping also alleviated $V_{th}$ lowering by the shallower $X_{jSDE}\;than\;H_g$ at low fin body doping.
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제안 방법
본 논문에서는 3차원(3-D) 시뮬레이터를" 이용하여, 핀바디(hn body) 윗부분의 코너가 없는 이중-게이트 (double-gate) 구조의 벌크 FinFET을 이상적인(ideal) 벌크 FinFET이라 명명하고, 이러한 구조에 대해 시뮬레이션을 수행하고 특성을 분석하였다. 3차원 시뮬레이션 후 게이트 길이(乙), 게이트 높이(R), 채널 도핑 농도 (M) 등을 변수로 이상적인 이중-게이트 벌크 FinFET의 문턱전압(Vth), 문턱전압변화량(厶14), DIBL, SS와 같은 전기적 특성들을 고찰하였다.
수행하고 특성을 분석하였다. 3차원 시뮬레이션 후 게이트 길이(乙), 게이트 높이(R), 채널 도핑 농도 (M) 등을 변수로 이상적인 이중-게이트 벌크 FinFET의 문턱전압(Vth), 문턱전압변화량(厶14), DIBL, SS와 같은 전기적 특성들을 고찰하였다.
DIBL. SS 등과 같은 전기적 특성들을 살펴보았다. 높은 바디 도핑농도에서 소스/드레인 접합 깊이가 얕아질수록 실제적인 유효채널길이 증가로 인해 문턱 전압이 올라간다.
본 연구에서는 이상적인 이중-게이트 벌크 FinFET 의 3차원 시뮬레이션을 수행하여 문턱전압, 문턱 전압변화랑 DIBL. SS 등과 같은 전기적 특성들을 살펴보았다.
벌크 FinFET의 핀바디 윗부분에 존재하는 코너 영 역으로부터 코너 효과가'(2)回 발생하는데 이러한 코너효과는 누설전류를 증가 시키고 10g(/D)-VGS 곡선에서 hump를 발생시킨다®. 소자의 이해를 어렵게 하는 코너효과를 배제하기 위해서 이상적인 이중-게이트 벌크 FinFET 구조로 3차원 시뮬레이션을 수행하였다. 소스/드레인 접합 깊이 (XjSDE)는 수직방향으로 핀바디 윗부분에서 아래로 정의 되어지는 깊이이다.
대상 데이터
그림 3의 매개변수는 게이트 높이로 그 변화량은 30 nm ~ 45 nm까지이다. 3차원시뮬레 이 션 조건은 바디 도핑 농도 IxlO19 cm % 핀폭 20 nm, 게이트 길이 50 nm, n+ 폴리 게이트를 사용하였다. 이 그림에서 이상적인 이중-게이트 벌크 FinFETe
성능/효과
만약 소스/드레인 접합 깊이가 Hg=35 nm 보다 더 얕아 질수록 게이트내의 실제적인 유효채널 거리가 길어지기 때문에, DIBL과 SS가 개선되어 진다. 그리고 이상적인 이중-게이트 벌크 FinFET도 평탄채널 MOSFET과 같이 채널길이가 짧아짐에 따라 DIBL과 SS 모두 나빠지는 것을볼 수 있다.
삽입그림에서 표시된 互의 위치가 깊어질수록 문턱전아변화량이 줄어드는 것을 알 수 있다. 전체적으로 Xp가 35 nm를 기준으로 ±10 nm 변화 하더라도 문턱전압은 20 mV 정도의 매우 적은 변화를 보인다.
참고문헌 (13)
International Technology Roadmap for Semiconductors 2005 (http://public.itrs.net)
Yang-Kyu Choi, Kazuya Asano, Nick Lindert, Vivek Subramanian, Tsu-Jae King, Jeffrey Bokor and Chenming Hu, 'Ultra-thin body SOI MOSFET for deep-sub-tenth micron era,' in IEDM Tech. Dig., Dec. 1999, pp. 919-921
Gulzar A. Kathawala, Brain Winstead and Umberto Ravaidi, 'Monte Carlo simulation of double-gate MOSFETs,' IEEE Trans. Electron Devices, vol. 50, no. 12, pp. 2467-2473, Dec. 2003
B. Doyle, B. Boyanov, S. Datta, M. Doczy, S. Hareland, B. Jin, J. Kavalieros, T. Linton, R. Rios and R. Chau, 'Tri-gate fully-depleted CMOS transistor: fabrication, design and layout,' in Symp. VLSI Tech. Dig., June 2003, pp. 133-134
Jakub Kedzierski, Meikei Ieong, Edward Nowak, Thomas S. Kanarsky, Ying Zhang, Ronnen Roy, Diane Boyd, David Fried and H.-S. Philip Wong, 'Extension and source/drain design for high-performance FinFET devices,' IEEE Trans. Electron Devices, vol. 50, no. 4, pp. 952-958, Apr. 2003
E. J. Nowak, T. Ludwig, I. Aller, J. Kedzierski, M. Ieong, B. Rainey, M. Breitwisch, V. Gernhoefer, J. Keinert and D. M. Fried, 'Scaling beyond the 65 nm node with FinFET-DGCMOS,' IEEE Proc. Custom Integrated Circuit, pp. 339-342, Sep. 2003
Xuejue Huang, Wen-Chin Lee, Charles Kuo, Digh Hisamotom, Leland Chang, Jakub Kedzierski, Erik Anderson, Hideki Takeuchi, Yang-Kyu Choi, Kazuya Asano, Vivek Subramanian, Tsu-Jae King and Chenming Hu, 'Sub-50 nm p-channel FinFET,' IEEE Trans. Electron Devices, vol. 48, no. 5, pp. 880-886, May 2003
T. Park, S. Choi, D. H. Lee, J. R. Yoo, B. C. Lee, J. Y. Kim, C. G. Lee, K. K. Chi, S. H. Hong, S. J. Hyun, Y. G. Shin, J. N. Han, I. S. Park, U I. Chung, J. T. Moon, E. Yoon, and J. H. Lee, 'Fabrication of body-tied FinFETs (Omega MOSFETs) using bulk Si wafers,' in Symp. on VLSI Tech. Dig., 2003, pp. 135-136
T. Park, H. J. Choe, S. Y. Han, S.-M. Jung, B. Y. Nam, O. I. Kwon, J. N. Han, H. S. Kang, M. C. Chae, G. S. Yeo, S. W. Lee, D. Y. Lee, D. Park, K. Kim, E. Yoon, and J. H. Lee, 'Static noise margin of the full DG-CMOS SRAM cell using bulk FinFETs (Omega MOSFETs),' in IEDM Tech. Dig., Dec. 2003, pp. 27-30
SILVACO International, ATLAS User's Manual
Kwang-Ho Back, Kyung-Rok Han and Jong-Ho Lee, 'Corner effect in body-tied double/triple-gate MOSFETs implemented on bulk Si wafers,' in Si Nanoelectronics Tech. Dig., 2004, pp. 47-48
J. G. Fossum, J. -W. Yang and V. P. Trivedi, 'Suppression of corner effect in triple-gate MOSFETs,' IEEE Electron Device Lett, vol. 24, no. 12, pp. 745-747, Dec. 2003
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