본 논문에서는 CMOS 공정을 사용하여 기가비트 이더넷 응용을 위한 전치증폭기 회로를 구현하였다 대역폭 확장 및 노이즈 성능개선을 위해, regulated cascade 설계기법을 사용하였고 이로써, 광다이오드 및 TIA 입력단의 큰 기생 캐패시턴스를 대역폭 결정으로부터 효과적으로 차단하였다. 0.6um CMOS공정을 사용하여 구현한 1.25Gb/s 전치증폭기의 칩 측정 결과 58dBohm의 트랜스 임피던스 이득, 0.5pF 기생 광다이오드 캐패시턴스에 대해 950MHz의 대역폭과 6.3pA/sqrt(Hz)의 평균 노이즈 전류 스펙트럼 밀도, 5V 단일 전원전압으로부터 85mW의 전력소모를 보였다. 또한, 0.18um CMOS 공정을 사용하여 설계한 10Gb/s 전치증폭기는 RGC 기법과 인덕티브 피킹기술을 동시에 사용함으로써, 59.4dBohm의 트랜스 임피던스 이득, 0.25pF 기생 캐패시턴스에 대해 8GHz의 대역폭, 20pA/sqrt(Hz)의 노이즈 전류 스펙트럼 밀도, 1.8V 단일전압에 대해 14mW의 전력소모를 보였다.
본 논문에서는 CMOS 공정을 사용하여 기가비트 이더넷 응용을 위한 전치증폭기 회로를 구현하였다 대역폭 확장 및 노이즈 성능개선을 위해, regulated cascade 설계기법을 사용하였고 이로써, 광다이오드 및 TIA 입력단의 큰 기생 캐패시턴스를 대역폭 결정으로부터 효과적으로 차단하였다. 0.6um CMOS공정을 사용하여 구현한 1.25Gb/s 전치증폭기의 칩 측정 결과 58dBohm의 트랜스 임피던스 이득, 0.5pF 기생 광다이오드 캐패시턴스에 대해 950MHz의 대역폭과 6.3pA/sqrt(Hz)의 평균 노이즈 전류 스펙트럼 밀도, 5V 단일 전원전압으로부터 85mW의 전력소모를 보였다. 또한, 0.18um CMOS 공정을 사용하여 설계한 10Gb/s 전치증폭기는 RGC 기법과 인덕티브 피킹기술을 동시에 사용함으로써, 59.4dBohm의 트랜스 임피던스 이득, 0.25pF 기생 캐패시턴스에 대해 8GHz의 대역폭, 20pA/sqrt(Hz)의 노이즈 전류 스펙트럼 밀도, 1.8V 단일전압에 대해 14mW의 전력소모를 보였다.
Gigabit transimpedance amplifiers are realihzed in submicron CMOS technologies for Gigabit Ethernet applications. The regulated cascode technique is exploited to enhance the bandwidth and noise performance simultaneously so that it can isolate the large input parasitic capacitance including photodio...
Gigabit transimpedance amplifiers are realihzed in submicron CMOS technologies for Gigabit Ethernet applications. The regulated cascode technique is exploited to enhance the bandwidth and noise performance simultaneously so that it can isolate the large input parasitic capacitance including photodiode capacitance from the determination of the bandwidth. The 1.25Gb/s TIA implemented in a 0.6um CMOS technology shows the measured results of 58dBohm transimpedance gain, 950MHz bandwidth for a 0.5pF photodiode capacitance, 6.3pA/sqrt(Hz) average noise current spectral density, and 85mW power dissipation from a single 5V supply. In addition, a 10Gb/s TIA is realized in a 0.18um CMOS incorporating the RGC input and the inductive peaking techniques. It provides 59.4dBohm transimpedance gain, 8GHz bandwidth for a 0.25pF photodiode capacitance, 20pA/sqrt(Hz) noise current spectral density, and 14mW power consumption for a single 1.8V supply.
Gigabit transimpedance amplifiers are realihzed in submicron CMOS technologies for Gigabit Ethernet applications. The regulated cascode technique is exploited to enhance the bandwidth and noise performance simultaneously so that it can isolate the large input parasitic capacitance including photodiode capacitance from the determination of the bandwidth. The 1.25Gb/s TIA implemented in a 0.6um CMOS technology shows the measured results of 58dBohm transimpedance gain, 950MHz bandwidth for a 0.5pF photodiode capacitance, 6.3pA/sqrt(Hz) average noise current spectral density, and 85mW power dissipation from a single 5V supply. In addition, a 10Gb/s TIA is realized in a 0.18um CMOS incorporating the RGC input and the inductive peaking techniques. It provides 59.4dBohm transimpedance gain, 8GHz bandwidth for a 0.25pF photodiode capacitance, 20pA/sqrt(Hz) noise current spectral density, and 14mW power consumption for a single 1.8V supply.
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문제 정의
본 논문에서는 CMOS 공정을 사용하여 기가비트 이더넷용 광통신 시스템 수신 단의 전치 증폭기 회로를 구현하였다. RGC 입력단을 이용하여 입력단의 유효 gm값을 크게 증가시켰으며, 광다이오드의 기생 캐패시턴스를 효과적으로 차단하여 더 넓은 대역폭을 갖는다.
본 절에서는 10Gb/s에서 동작하는 RGC 전치 증폭기의 설계에 대해 논의한다. 그림 8은 single-ended 구조를 갖는 10Gb/s RGC 전치 증폭기의 회로도로서, 기본적으로 皿장에서 제시한 RGC 전치 증폭기와 동일한 구조를 취한다.
제안 방법
RGC 理의 노이즈 전류 스펙트럼 밀도는 광대역 저잡음 증폭기(ZFL-1000LN)과 HP8650A 스펙트럼 분석기를 사용하여 10MHz~950MH& 의 범위에서 측정하였다. 그림 6에서 보는 바와 같이 6.
이다. 그림 8의 RGC 전치 증폭기를 차 동구 조로 변환한 후, 표준 0.18um CMOS 공정의 모델 파라미터를 이용하여 HSPICE 시뮬레이션하였다. 그림 10은 주파수 응답 시뮬레이션 결과를 나타낸다.
위 회로를 substrate 및 전원 전압 노이즈와 같은 공통모드 노이즈 영향을 효과적으로 차단할 수 있도록 차동 (differential) 모드로 회로설계 하였다. 단, 그림 8의 Li 은 차동증폭기 설계에 있어 대역폭을 증가시키는 역할이 미미하기 때문에 제거하였다.
이를 위해, 본 논문에서는 Mi, Ms, Ms의 gate-width 를 각각 45um, lOOum, 50um로 설계하였다. 하지만, RGC 입력단과 전압 이득 단 사이의 적절한 전력분배와 감도 (sensitivity) 및 대역폭 성능의 개선을 위해 설계를 최적화할 필요가 있다.
그림 8은 single-ended 구조를 갖는 10Gb/s RGC 전치 증폭기의 회로도로서, 기본적으로 皿장에서 제시한 RGC 전치 증폭기와 동일한 구조를 취한다. 하지 만, 피드백 저항을 NMOS로 구현하여 칩 사이즈를 줄였고, 전압 이득 단에서는 TVCL (thre아iold voltage compensation load)를 사용하여 출력전압 스윙을 Vdd까지 올리도록 하였다区 또한, RGC 입력단의 load 부분에 인덕터를 사용하여 10Gb/s 동작 속도 가능한 대역폭을 갖도록 설계하였다a
데이터처리
광다이오드를 그림 3(b)와 같이 전기적 등가회로 모델로 구현한 후, 테스트 칩은 FR-4 PCB 위에 assembly 하였다. 주파수 응답 측정은 HP8753ES 네트워크 분석기를 사용하여 50MHz-2GHz 범위로 측정하였고, 그 결과 그림 4 와 같은 주파수 응답을 얻었다. 0.
성능/효과
주파수 응답 측정은 HP8753ES 네트워크 분석기를 사용하여 50MHz-2GHz 범위로 측정하였고, 그 결과 그림 4 와 같은 주파수 응답을 얻었다. 0.5pF의 광다이오드 기생캐패시턴스의 경우, 트랜스 임피던스 이득은 58dBohm, -3dB 대 역폭은 950MHz를 얻었고, lpF 광다이오드 캐패시턴스 경우 같은 트랜스 임피던스 이득에 대해 860MHz 기생 캐패시턴스가 없는 경우 1.014GHz의 대역폭이 측정되었다. 즉, RGC 입력단은 입력 노드의 임피던스를 virtual-ground 시킴으로써, 대역폭 결정에 있어 광다이오드의 영향을 크게 줄이는데 효과적이라고 할 수 있다.
또한 인덕티브 피 킹 기술을 사용하여 10Gb/s 동작 속도를 얻을 수 있었다. 1.25Gb/s RGC 전치 증폭기는 58dBohm의 트랜스 임피던스 이득, 950MHz의 대역폭, -20dBm의 광민감도, 및 85mW의 전력 소모를 얻었다. 10Gb/s RGC 전치 증폭기는 59.
그림 10은 주파수 응답 시뮬레이션 결과를 나타낸다. RGC 전치증폭기를 10MHz-10GHz 의 범위에서 시뮬레이션 한 결과, 59.4dBohm의 트랜스 임피던스 이득과 8GHz의 -3dB 대역폭을 얻는다. 특히, 인덕티브 피킹기법을 사용하면 동일한 트랜스 임피던스 이득에 대해 3GHz 정도의 대역폭이 늘어남을 알 수 있다.
RGC 입력단을 이용하여 입력단의 유효 gm값을 크게 증가시켰으며, 광다이오드의 기생 캐패시턴스를 효과적으로 차단하여 더 넓은 대역폭을 갖는다. 또한 인덕티브 피 킹 기술을 사용하여 10Gb/s 동작 속도를 얻을 수 있었다. 1.
4dBohm의 트랜스 임피던스 이득, 8GHz대역폭, 20pA/sqrt(Hz)의 평균 노이즈 전류 스펙트럼 밀도, 및 14mW의 낮은 전력 소모를 나타낸다. 이로써, 초고속 저전력의 기가비트 이더넷용 전치 증폭기 및 OC-192 SONET/SDH에 적용 가능성을 보여주었다.
4dBohm의 트랜스 임피던스 이득과 8GHz의 -3dB 대역폭을 얻는다. 특히, 인덕티브 피킹기법을 사용하면 동일한 트랜스 임피던스 이득에 대해 3GHz 정도의 대역폭이 늘어남을 알 수 있다.
참고문헌 (9)
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C. Toumazou and S. M. Park, 'Wideband low noise CMOS transimpedance amplifier for gigahertz operation', Electronics Letters, vol. 32, no. 13, pp.1194-1196, 1996
S. M. Park and H. J. Yoo, '1.25-Gb/s Regulated Cascade CMOS Transirnpedance Amplifier For Gigabit Ethernet Application', IEEE J. of Solid-State Circuits, vol. 39, no. 1, pp. 112-121, Jan. 2004
B. Razavi, 'Design of Integrated Circuits for Optical Communications', McGraw-Hill, 2003
B. Analui and A. Hajimiri, 'Bandwidth Enhancement for Transirnpedance Amplifiers', IEEE J. of Solid-State Circuits, vol. 39, no. 8, pp. 1263-1270, Aug. 2004
W. -Z. Chen et al., 'A 1.8-V 10-Gb/s Fully Integrated CMOS Optical Receiver Analog Front-End', IEEE J. of Solid-State Circuits, vol. 40, no. 6, pp. 1388-1396, Jun. 2005
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