[논문]해석학적 전류-전압모델을 이용한 이중게이트 MOSFET의 전송특성분석

정학기

해석학적 전류-전압모델을 이용한 이중게이트 MOSFET의 전송특성분석
Analysis of Transport Characteristics for Double Gate MOSFET using Analytical Current-Voltage Model 원문보기

한국해양정보통신학회논문지 = The journal of the Korea Institute of Maritime Information & Communication Sciences, v.10 no.9, 2006년, pp.1648 - 1653

정학기 (군산대학교 전자정보공학부)

초록
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이 연구에서는 해석학적 전류-전압 모델을 이용하여 DGMOSFET(Double Gate MOSFET)의 전송특성을 분석하였다. MOSFET의 게이트길이가 100nm이하로 작아지면 산화막두께가 1.5m이하로 작아져야만하고 채널의 도핑이 매우 증가하기 때문에 소자의 문턱전압변화, 누설전류의 증가 등 다양한 문제가 발생하게 된다 이러한 문제를 조사하기 위하여 해석학적 전류-전압 모델을 이용하여 소자의 크기를 변화시키면서 전류-전압특성을 조사하였다 소자의 크기를 변화시키면서 해석학적 전류-전압 모델의 타당성을 조사하였으며 온도 변화에 대한 특성도 비교 분석하였다. 게이트 전압이 2V에서 77K의 전류-전압 특성이 실온에서 보다 우수하다는 것을 알 수 있었다.

Abstract ▼ AI-Helper

In this paper, transport characteristics have been investigated using analytical current-voltage model for double gate MOSFET(DGMOSFET). Scaling down to 100nm of gate length for MOSFET can bring about various problems such as a threshold voltage roll-off and increasing off current by tunneling since thickness of oxide is down by 1.fnm and doping concentration is increased. A current-voltage characteristics have been calculated according to changing of channel length,using analytical current-voltage relation. The analytical model has been verified by calculating I-V relation according to changing of oxide thickness and channel thickness as well as channel length. A current-voltage characteristics also have been compared and analyzed for operating temperature. When gate voltage is 2V, it is shown that a current-voltage characteristic in 77K is superior to in room temperature.

주제어

AI 본문요약
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문제 정의

온도가 감소함에 따라 드레인 전류값이 증가한다. 본 논문에서 사용된 소자의 특성에서는 낮은 온도에서 우수한 결과를 보여주고 있다.
[6] 이런 문제들을 해결하고 소자의 크기가 작아짐에 따라 발생되는 누설전류의 영향을 줄이기 위하여 기존에 사용되었던 트랜지스 터의 구조가 아닌 두 개의 게이트를 갖는 트랜지스터를 이용하게 되었다. 본 논문에서는 두 개의 게이트를 갖는 DG(Double Gate)MOSFET의 해석학적 전류-전압 특성을 조사, 분석하고자 한다. 채널 길이와 산화막 두께, 실리콘의 두께, 그리고 게이트 전압을 3V에 고정시켜 온도변화에 따른 소자의 전류 전압 특성을 비교, 분석하였다.
본 논문에서는 두 개의 게이트를 갖는 이중 게이트 MOSFET에서의 해석학적 전류 식을 이용하여 전류-전압 특성을 조사하였다. 즉, 두 개의 게이트를 갖는 이증게이 트MOSFET에서 의 채널 길이, 게, 이 트 산화막 두께, 실리콘 두께, 그리고 온도 변화에 따른 전류-전압 특성을 분석하였다.

제안 방법

그림 5는 채널 길이가 변화함에 따라 DG MOSFET의 전류-전압 특성곡선을 나타내고 있다. 4와의 값은 각각 5nm, 1.5nm로 고정시키고 채널 길이를 각각 1/zm, 3 〃m, 그리고 5〃m로 변화 시 켜 μgs=2V를 인가하였고 전 류 전압 특성을 알아보기 위해 드레인 전압을 0V에서 2V까지 변화시키면서 관찰하였다. 드레인 전압이 2V일 때 드레인 전류 값은 게 이 트길 이가 각각 l〃m, 3/zm , 5/Um일 때, 1.
그림 8은 온도변화에 따른 전류-전압 특성을 나타내고 있다. 게이트 길이와 실리콘 두께, 그리고 게이트 산화막 두께는 각각 1 pm, 5nm, 1.5nm로 고정시키고 온도를 변 화시 켜 살펴보았다. 그 결과 Vgs가 2V이 고 드레인 전압 이 2V일 때, 77K에서의 전류 값은 2.
그림 7은 채널 두께에 따른 전류 전압 특성을 나타내고 있다. 다른 변수들의 값을 고정시킨 상태에서 채널 두께를 변화 시켜 결과를 살펴보았다. 하지만 그림에서 보는 것과 같이 채널 두께의 변화에 따른 전류 전압 특성은 일정하였다.
6617V의 값을 얻었다. 또한 본 논문에서는 그림 3에서 보여주는것과같이 일함수 가-Eg/2q의 값일 때, 즉 n+ poly에서의 전류 값을 구하였다.
그림 1은 DGMOSFET의 개략도를 나타내고 있다. 본 논문에서는 1 μ”의 채널 길이와 5nm 의 채널두꺼], 게이트 산화막 두께를 1.5nm, 그리고, 동작 온도는 300K을 기본 설정값으로 주었으며, 크기를 변화시키면서 전류-전압 특성을 조사하였다.
본 논문에서는 그림 4와 같이 게 이 트의 길 이, 실 리 콘의 두께, 그리고 게이트 산화막의 두께를 변화 시켜 본 논문에서 제시한 모델이 단 채널에서도 적합한가를 조사하였다.
본 논문에서는 두 개의 게이트를 갖는 이중 게이트 MOSFET에서의 해석학적 전류 식을 이용하여 전류-전압 특성을 조사하였다. 즉, 두 개의 게이트를 갖는 이증게이 트MOSFET에서 의 채널 길이, 게, 이 트 산화막 두께, 실리콘 두께, 그리고 온도 변화에 따른 전류-전압 특성을 분석하였다. 비교적 긴(Lg=lpm) 채널에서 뿐만이 아니라 단 채널 (Lg=20nm)에서도 본 논문에서 제시한 모델이 매우 잘 적용됨을 알 수 있었다.
본 논문에서는 두 개의 게이트를 갖는 DG(Double Gate)MOSFET의 해석학적 전류-전압 특성을 조사, 분석하고자 한다. 채널 길이와 산화막 두께, 실리콘의 두께, 그리고 게이트 전압을 3V에 고정시켜 온도변화에 따른 소자의 전류 전압 특성을 비교, 분석하였다.

성능/효과

또한 일함 수의 값에 의하여 전류량이 변하게 되며, 게이트 길이만 변화하게 될 경우 문턱 전 압 값은 일정함을 알 수 있었다. 게이트 산화막 두께가 커질수록 흐르는 전류의 양은 급격히 감소함을 알 수 있었으며 또한 실리콘 두께가 너무 두껍게 되면 구조적 불균형으로 인한 문제점들이 야기 될 수 있음을 알았다. 얇은 게 이 트 산화막의 두께로 인하여 누설전류가 발생됨을 알 수 있었으며 이러한 현상을 줄이기 위해서는 고유전율의 절 연체를 개발하여야 할 것이며 이에 따른 새로운 모델이 제시되어야 할 것으로 사료된다.
5nm로 고정시키고 온도를 변 화시 켜 살펴보았다. 그 결과 Vgs가 2V이 고 드레인 전압 이 2V일 때, 77K에서의 전류 값은 2.3mA/ μ所, 이고 300K일 때는 1.2mA/μ所로 약 1.1mA/μ%가 차이가 났다. 온도가 감소함에 따라 드레인 전류값이 증가한다.
그림 2와 비교할 때 본 논문에서 제시한 모델이 게이트 길이(Lg)가 20nm일 때의 단 채널에서도 유용함을 알 수 있었다. 이때, 문턱 전압 값은 0.
또한 게이트 전압이 작을 때 실리콘의 두께가 너무 작게 되면 문턱 전압 값은 (-)의 값을 갖게 되며, 본 논문에서 제시한 모델로 계산하였을 때(+)의 값을 갖는 실리콘두 께의 한계치는 약 73nm가 됨을 알 수 있었다.
또한 온도 변화에 따른 특성 변화에서 77K에서 300K보다 우수한 전류전압 특성을 유도할 수 있었으며 따라서, 채널길이와 게이트산화막두께, 온도 등이 소자의 특성에 영향을 미친다는 것을 알 수 있었다.
비교적 긴(Lg=lpm) 채널에서 뿐만이 아니라 단 채널 (Lg=20nm)에서도 본 논문에서 제시한 모델이 매우 잘 적용됨을 알 수 있었다. 또한 일함 수의 값에 의하여 전류량이 변하게 되며, 게이트 길이만 변화하게 될 경우 문턱 전 압 값은 일정함을 알 수 있었다. 게이트 산화막 두께가 커질수록 흐르는 전류의 양은 급격히 감소함을 알 수 있었으며 또한 실리콘 두께가 너무 두껍게 되면 구조적 불균형으로 인한 문제점들이 야기 될 수 있음을 알았다.
즉, 두 개의 게이트를 갖는 이증게이 트MOSFET에서 의 채널 길이, 게, 이 트 산화막 두께, 실리콘 두께, 그리고 온도 변화에 따른 전류-전압 특성을 분석하였다. 비교적 긴(Lg=lpm) 채널에서 뿐만이 아니라 단 채널 (Lg=20nm)에서도 본 논문에서 제시한 모델이 매우 잘 적용됨을 알 수 있었다. 또한 일함 수의 값에 의하여 전류량이 변하게 되며, 게이트 길이만 변화하게 될 경우 문턱 전 압 값은 일정함을 알 수 있었다.
6617V로 거의 변함이 없었다. 즉, 문턱 전압 값은 실리콘이나 산화막 두께의 변화에 따라 변화하고 게이트 길이에 의해서는 단지 소스-드레인 전류의 양만 변함을 알 수 있었다. 게이트 산화막의 두께가 작아질수록 흐르는 전류의 양이 줄어듦을 알 수가 있다.
채 널 길이 가 작아질수록 흐르는 전류의 양은 급격히 감소함을 알 수 있었다. 즉, 작은 채널 길이의 두께로 인하여 누설전류가 발생됨을 알 수 있었다.

후속연구

게이트 산화막 두께가 커질수록 흐르는 전류의 양은 급격히 감소함을 알 수 있었으며 또한 실리콘 두께가 너무 두껍게 되면 구조적 불균형으로 인한 문제점들이 야기 될 수 있음을 알았다. 얇은 게 이 트 산화막의 두께로 인하여 누설전류가 발생됨을 알 수 있었으며 이러한 현상을 줄이기 위해서는 고유전율의 절 연체를 개발하여야 할 것이며 이에 따른 새로운 모델이 제시되어야 할 것으로 사료된다.

참고문헌 (8)

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고석웅, 정학기, '나노구조 Double Gate MOSFET의 핀치오프특성에 관한 연구', 한국해양정보통신학회, vol.6, no.7, pp.1074-1078, 2002
Woo Yong Choi, Byung Yong Choi, Dong Soo Woo, Young Jin Choi, Jong Duk Lee and Byung Gook Park, 'Side-Gate Design Optimization of 50nm MOSFETs with Electrically Induced Source/Drain', Jpn. J. Appl. Phys., Vol. 41, Part 1, No. 4B, pp. 2345-2347, 2002

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D. G. Borse, S. J. Vaidya and Arun N. Chadorkar, 'Study of SILC and Interface Trap Generation Due to High Field Stressing and Its Operating Temperature Dependence in 2.2nm Gate Dielectrics', IEEE Trans. Electron Dev., Vol. 49, No. 4, pp. 699-701, 2002

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Byung Yong Choi, Suk Kang Sung, Byung Gook Park and Jong Duk Lee, 70nm NMOSFET Fabrication with 12nm n+-p Junctions Using As2+ Low Energy Implantations, Jpn. J. Appl. Phys., Vol. 40, Part 1, No. 4B, pp. 2607-2610, 2001

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Seong-Dong Kim, Chel-Min Park and Jason C. S. Woo, Advanced Model Analysis of Series Resistance for CMOS Scaling Into Nanometer Regime-Part I : Theoretical Derivation, IEEE Trans. Electron Dev., Vol.49, No.3, pp.457-466, 2002

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Y. Taur, 'An analytical solution to a double-gate MOSFET with undoped body' IEEE Electron Device Lett., vol. 21, pp. 245-247, 2000

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Y. Taur, 'A Continous, Analytic Drain-Current Model for DG MOSFETs' IEEE Electron Device Lett., vol. 25, pp. 107-109, 2004

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저자의 다른 논문 :

표제어: PCR

동의어: Packet Collision Rate

용어 설명 출처 목록 (6)

용어 설명: PCR은 세균 특이성이 있는 primer를 이용하여 적은 수의 세균이 있을지라도 쉽게 검출할 수 있는 유용한 방법이며, 이를 이용하여 구강 내 치면세균막이나 타액에서 직접 세균을 검출할 수 있게 되었다[8].

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