[논문]부분 공핍형 SOI 게이트의 통계적 타이밍 분석

김경기

부분 공핍형 SOI 게이트의 통계적 타이밍 분석
Statistical Timing Analysis of Partially-Depleted SOI Gates 원문보기

電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체, v.44 no.12 = no.366, 2007년, pp.31 - 36

김경기 (노스이스턴대학교 전기컴퓨터공학과)

초록
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본 논문은 100 nm BSIMSOI 3.2 기술을 사용한 부분 공핍형 SOI (Partially-Depleted SOI: PD-SOI) 회로들의 정확한 타이밍 분석을 위한 새로운 통계적 특징화 방법과 추정 방법을 제안한다. 제안된 타이밍 추정 방법은 Matlab, Hspice, 그리고 C 언어로 구현되고, ISCAS 85 벤치마크 회로들을 사용해서 검증된다. 실험 편과는 Monte Carlo 시뮬레이션과 비교해 5 % 내의 에러를 보여준다.

Abstract ▼ AI-Helper

This paper presents a novel statistical characterization for accurate timing analysis in Partially-Depleted Silicon-On-Insulator (PD-SOI) circuits in BSIMSOI3.2 100nm technology. The proposed timing estimate algorithm is implemented in Matlab, Hspice, and C, and it is applied to ISCAS85 benchmarks. ...

주제어

AI 본문요약
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문제 정의

지금까지 트랜지스터 (transistor) 레벨과 게이트(gate) 레벨에서 PD-S이를 위한 새로운 타이밍 분석 툴에 관한 몇몇 연구가 있어 왔다그러나 이러한 연구들은 PD- SC) I를 사용한 디지털 회로들에 있어서 가장 나쁜 경우의 지연시간을 고려하거나, PD-SOI의 불확실성의 특성을 고려하지 않은 상태도 모델에 의한 가장 단순한 방법만을 고려했다. 따라서 본 논문은 PD-SOI를 사용한 디지털회로의 불확실한 전파 지연(propagation delay)을 계산하기 위해서 PD-SOI의 불확실성의 특성을 고려한 새로운 통계적 접근 방법을 제안한다.
그러나, 이 방법은 위에서 설명한 PD-SOI 게이트의 불확실성을 나타내기에는 부정확하다. 본 논문에서는 이러한 PD-SOI의 불확실성을 모델링할 수 있는 새로운 통계적 방법을 제안한다.
일반적인 정적 타이밍 분석은 이런 히스토리효과를 고려하지 않으므로 정확한 전파지연을 측정할 수 없다. 본 논문은 PD-SOI를 사용한 디지털 회로의 정확한 타이밍 분석과 추정을 위한 새로운 통계적 특징화 방법과 분석 방법을 제안하였다. 제안된 방법은 ISCAS85 벤치마크 회로들에 적용되고 실험되었다.

제안 방법

구성된다. Section Ⅱ는 PD-SOI MOSFET의 플로팅 바디 효과에 대해 설명하고, Section HI는 PD-SOI 게이트에 대한 통계적 타이밍 모델과 분석을 제안한다. 결론 부분인 Section V에 앞서, Section IV에서는 ISCAS85 벤치마크 회로들에 관한 실험적인 타이밍 추정으로부터 얻은 결과를 제시하고 Monte Carlo 방법과 비교한다.
Section Ⅱ는 PD-SOI MOSFET의 플로팅 바디 효과에 대해 설명하고, Section HI는 PD-SOI 게이트에 대한 통계적 타이밍 모델과 분석을 제안한다. 결론 부분인 Section V에 앞서, Section IV에서는 ISCAS85 벤치마크 회로들에 관한 실험적인 타이밍 추정으로부터 얻은 결과를 제시하고 Monte Carlo 방법과 비교한다.
우선, Matlab을 이용해서 만들어진 랜덤 신호를 사용해서, 입력의 상승/ 하강 시간, 부하 커패시턴스, 게이트 크■기, 출력의 확률밀도 함수(probability density function: PDF), 그리고 입력의 스위칭률(switching activity)을 고려해서 검색 테이블(look-up table)들이 만들어진다. 그 다음, C 언어를 사용하여 이미 만들어진 검색 테이블들을 참조해서 전파 지연 시간을 계산한다.
두 번째 방법이 가지고 있는 단순한 접근법과 선형의 복잡도를 가지므로, 본 논문에서는 블록을 바탕으로 하는 알고리즘이 사용된다. 게이트 출력에서 통계적 도착 시간 분배는 (2)부터 구해진 랜덤 변수들에 대한 최고 (Max), 최저 (Min), 평균값(Mean value), 분산(variance), 공분산(covariance)로 계산될 수 있다.
2의 기술을 사용해서 Hspice로 디자인된다. 실험에서 랜덤 변수들은 PD-SOI MOSFET에서의 모든 변이의원 인들을 고려해서 Hspice에서 50번의 Monte Carlo 시뮬레이션으로 만들어 진다. 주 입력들은 가우스(Gaussian) 분포의 특징을 가진다.

이론/모형

그림 3은 정확한 타이밍 분석을 위한 새로운 타이밍 분석 방법을 보여준다. 우선, Matlab을 이용해서 만들어진 랜덤 신호를 사용해서, 입력의 상승/ 하강 시간, 부하 커패시턴스, 게이트 크■기, 출력의 확률밀도 함수(probability density function: PDF), 그리고 입력의 스위칭률(switching activity)을 고려해서 검색 테이블(look-up table)들이 만들어진다. 그 다음, C 언어를 사용하여 이미 만들어진 검색 테이블들을 참조해서 전파 지연 시간을 계산한다.
본 논문은 PD-SOI를 사용한 디지털 회로의 정확한 타이밍 분석과 추정을 위한 새로운 통계적 특징화 방법과 분석 방법을 제안하였다. 제안된 방법은 ISCAS85 벤치마크 회로들에 적용되고 실험되었다. 실험 결과는 제안된 방법이 높은 정확성과 효율성을 가졌음을 보여준다.

성능/효과

지연은 97%의 정확도로 추정되었 4 제안된 방법의 정확성은 Monte Carlo 시뮬레이션 결과와 비교해 5 %차 이내이다. 또한, 제안된 방법의 시뮬레이션 시간은 Monte Carlo 방법보다 적어도 100 배의 빠른 시간을 가진다.
제안된 방법은 ISCAS85 벤치마크 회로들에 적용되고 실험되었다. 실험 결과는 제안된 방법이 높은 정확성과 효율성을 가졌음을 보여준다. 또한, 이 방법은 트랜지스터 레벨의 타이밍 분석과 노이즈 분석 툴에도 응용될 수 있으리라 본다,

후속연구

실험 결과는 제안된 방법이 높은 정확성과 효율성을 가졌음을 보여준다. 또한, 이 방법은 트랜지스터 레벨의 타이밍 분석과 노이즈 분석 툴에도 응용될 수 있으리라 본다,

참고문헌 (11)

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상세보기
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상세보기
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R. Jacob Baker, 'CMOS: circuit design, layout, and simulation', Second Edition, IEEE Press and Wiley-interscience, 2005
Alberto Leon-Garcia, 'Probability and Random Processes for Electrical Engineering', Second Edition, Prentice Hall, 1993

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