[논문]나노구조 이중게이트 FinFET의 크기변화에 따른 문턱전압이동 및 DIBL 분석

정학기

doi:10.6109/jkiice.2007.11.4.760

초록
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본 연구에서는 나노구조 이중게이트 FinFET에 대하여 문턱전압이동 특성 및 드레인유기장벽저하(Drain Induced Barrier Lowering; DIBL)특성을 분석하였다. 분석을 위하여 분석학적 전류모델을 개발하였으며 열방사전류 및 터널링전류를 포함하였다. 열방사전류는 포아슨방정식에 의하여 구한 포텐셜분포 및 맥스월-볼쯔만통계를 이용한 캐리어분포를 이용하여 구하였으며 터널링 전류는 WKB(Wentzel-Kramers-Brillouin)근사를 이용하였다. 이 두 모델은 상호 독립적이므로 각각 전류를 구해 더함으로써 문턱 전압을 구하였다. 본 연구에서 제시한 모델을 이용하여 구한 문턱 전압 이동값이 이차원 시뮬레이션값과 비교되었으며 잘 일치함을 알 수 있었다. 분석 결과 10nm 이하에서 특히 터널링의 영향이 증가하여 문턱전압이동 및 DIBL이 매우 현저하게 나타남을 알 수 있었다. 이러한 단채널현상을 감소시키기 위하여 채널두께 및 게이트산화막의 두께를 가능한한 얇게 제작하여야함을 알았으며 이를 위한 산화공정개발이 중요하다고 사료된다.

Abstract ▼ AI-Helper

In this paper, the threshold voltage roll-off and drain induced barrier lowering(DIBL) have been analyzed for nano structure double gate FinFET. The analytical current model has been developed, including thermionic current and tunneling current models. The potential distribution by Poisson equation ...

In this paper, the threshold voltage roll-off and drain induced barrier lowering(DIBL) have been analyzed for nano structure double gate FinFET. The analytical current model has been developed, including thermionic current and tunneling current models. The potential distribution by Poisson equation and carrier distribution by Maxwell-Boltzman statistics were used to calculate thermionic omission current, and WKB(Wentzel- Kramers-Brillouin) approximation to tunneling current. The threshold voltage roll-offs are obtained by simple adding two currents since two current is independent. The threshold voltage roll-off by this model are compared with those by two dimensional simulation and two values are good agreement. Since the tunneling current increases especially under channel length of 10nm, the threshold voltage roll-off and DIBL are very large. The channel and gate oxide thickness have to be fabricated as thin as possible to decrease this short channel effects, and this process has to be developed.

Keyword

AI 본문요약
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문제 정의

본 연구에서는 이중게이트 FinFET의 분석학적 전류 모델을 이용하여 게이트산화막 두께, 채널두께 및 채널 길 이에 따른 문턱 전압이 ^(Threshold voltage roll-off) 및 드레 인유기 장벽 저 하(DIBL; Drain Induced Barrier Lowering) 등 단채널효과에 미치는 영향을 고찰하고자 한다. 사용된 전류모델은 포아슨방정식으로부터 유도되었으며 열방사 (thermionic emission) 및 터널링(tunneling) 전류를 이용하여 전체 전류를 계산하였다.
본 연구에서는 그림 1과 같이 대부분의 전자 전송이 발생하는 채널영역에 대한 전류모델을 제시하고자 한다. 제시한 전류모델을 이용하여 채널두께 tai와 게이트산화막두께 tox 그리고 채널길이 Lg 등을 변화시키면서 문턱전압이동 및 DIBL 특성을분석할것이다.
본 연구에서는 이중게이트 FinFET에 대한 크기 변화에 따른 문턱 전압이동 및 DIBL 등의 단채널효과의 변화에 대하여 고찰하였다. 분석을 위하여 분석학적 전류 모델을 제시하였으며 문턱전압이하 영역에서 중요한 열방사 전류 그리고 게이트길이가 20nm이하에서 중요한 전류메카니즘인 터널링전류를 각각 독립적으로 유도하여 차단전류를 구하고 단채널효과를 분석하였다.
최근 삼성 전자에서 40nm 공정을 이용한 낸드플래시메모리의 시제품을 발표함으로써 나노구조를 갖는 소자에 대한 관심이 높아지 고 있다. 이는 그동안 문제가 되왔던 단채널효과에 대한 해결책을 제시함으로써 향후 20nm이 하 특히 10nm이하의 극미 세소자 개발의 발판을 마련하였다고 사료된다.

제안 방법

이와 같이 플래시메모리 뿐만 아니라 기존 MOSFET의 극미세화를 주도해 나갈 소자로 각광받고 있는 소자가 이중게이트(Double Gate; DG) MOSFET이다. 이중게이트 MOSFET는 최초 수평 형으로 개발되었으나 전체적인 집적도 향상에 기여하지 못하여 수직형으로 미세화소자를 설계하였다. 그러나 이 또한 공정상 매우 어려운 과정이 포함되어 있어 난관에 부딪히고 있다.
제시한 전류모델을 이용하여 채널두께 tai와 게이트산화막두께 tox 그리고 채널길이 Lg 등을 변화시키면서 문턱전압이동 및 DIBL 특성을분석할것이다. 특히 차단영역에서 차단전류에 미치는 영향을 집중적으로 분석함으로써 단채널에 의한 누설전류의 증가와 이로 인한 문턱 전압의 이동 및 DIBL특성을 심층있게 고찰할 것이다.
10-7心!/久n일 때 전압을 구하여 고찰하였다.
먼저 본 연구에서 사용한 모델의 타당성을 증명하기 위하여 이차원 시뮬레이션결과[5]와 본 연구의 결과를 비교하였다. 그림 2에 문턱전압및 문턱전압이동에 대한 비교 결과를 도시하였다.
이 전류는 차단전류에도 영향을 미쳐 결국 문턱전압이 감소하고 문턱 전압이동이 증가하는 것이다. 이와 같이 게이트 길이가 감소하면 발생하는 터널링전류에 의한 특성 저하 문제를 좀더 자세히 관찰하기 위하여 채널길이, 게이트 산화막 두께 및 게이트길이를 변화시키면서 문턱 전압의 이동을 계산하였다.
대하여 고찰하였다. 분석을 위하여 분석학적 전류 모델을 제시하였으며 문턱전압이하 영역에서 중요한 열방사 전류 그리고 게이트길이가 20nm이하에서 중요한 전류메카니즘인 터널링전류를 각각 독립적으로 유도하여 차단전류를 구하고 단채널효과를 분석하였다.
20nm이하로 채널길이가 작아지는 FET 소자구조에서는 터널링에 의한 특성저하가 매우 심각하므로 이에 대한 분석도 병행하였다.

이론/모형

사용된 전류모델은 포아슨방정식으로부터 유도되었으며 열방사 (thermionic emission) 및 터널링(tunneling) 전류를 이용하여 전체 전류를 계산하였다.
문턱전압이하에서 긴채널 理丁의 경우는 열방사에 의한 전류가 우세하나 나노구조 FET 의 경우 터널링 전류가 매우 증가하여 서브문턱스윙, 문턱 전압이동, 드레인유기장벽저하 등 단채널효과에 의한 전송특성 저하가 발생하게 된다. 이러한 단채널효과를 분석하기 위하여 먼저 포텐셜분포0를 포아슨방정식을 이용하여 구하였다.[4]
터널 링 전류는 WKB(Wentzel-Kramers-Brill ouin) 근사를 이용하여 구하였다. 이때 터널링전류는

성능/효과

그림 2에 문턱전압및 문턱전압이동에 대한 비교 결과를 도시하였다. 그림 2에서 알 수 있듯이 이차원 시뮬레이션결과와 잘 일치하고 있으므로 본 연구에서 제시한 모델이 타당하다는 것을 알 수 있다. 특히 터널링에 의하여 급격히 문턱전압특성이 저하하는 현상을 관찰할 수 있다.
또한 터널링현상에 의하여 문턱전압이동은 더욱 심각하게 발생하고 있으며 채널두께가 클수록 이동 현상이 심하게 발생하고 있다. 더블어 채널두께가 증가하면 터널링현상에 의한 효과가 감소하여 문턱 전압이동이 터널링 발생 유무에 관계없이 거의 일정함을 알 수 있다.
대한DIBL의 변화를 도시하였다. 채널두께가 증가할수록 DIBLe 크게 증가함을 알 수 있었다. 그림 5에서도 알 수 있듯이 터널링에 의하여 게이트길이가 12nm 이하로 감소할 경우 DIBLe 매우 크게 증가함을 알 수 있다.
본 연구에서 제시한 전류모델은 이차원 시뮬레이션 결과와 매우 잘 일치하였다. 이 모델을 이용하여 구한 문턱 전압이동을 분석해 보면, 터널링에 의하여 특성이 급격히 저하되는 것을 알 수 있었다.
매우 잘 일치하였다. 이 모델을 이용하여 구한 문턱 전압이동을 분석해 보면, 터널링에 의하여 특성이 급격히 저하되는 것을 알 수 있었다. 이와 같은 현상을 줄이기 위하여 채널의 두께 및 게이트산화막 두께를 감소시키면 문턱전압이동 값을 낮출 수 있을 것으로 사료되나 이는 공정개발이 선행되어야 할 것이다.
게이트 산화막 뿐만이 아니라 채널두께를 정의하는 산화막형성 공정도 또한 개 발되어 야 할 것이다. DIBL특성 고찰에서는 산화막 두께 및 채널두께가 작아지면 DIBL효과는 게이트길이에 매우 민감하게 변화함을 알 수 있었다. 이 연구의 결과를 이용하여 향후 FinFET의 단채널효과 특성을 연구하는데 도움이 될 것이다.

후속연구

제시한 전류모델을 이용하여 채널두께 tai와 게이트산화막두께 tox 그리고 채널길이 Lg 등을 변화시키면서 문턱전압이동 및 DIBL 특성을분석할것이다. 특히 차단영역에서 차단전류에 미치는 영향을 집중적으로 분석함으로써 단채널에 의한 누설전류의 증가와 이로 인한 문턱 전압의 이동 및 DIBL특성을 심층있게 고찰할 것이다.
이와 같은 현상은 게이트 산화막의 두께가 작을 때도 발생하는 현상임을 그림 5에서 알 수 있다. 그러나 게이트산화막 두께 및 채널길이가 작을 때 DIBL 현상은 감소하므로 설계시 가능한한 두 파라미 터를 작게 설계하여야 할 것이다. 그러나 게이트길이가 감소할 때, 게이트산화막 두께 및 채널두께를 너무 작게 하면 DIBL이 터널링에 의하여 매우 민감하게 증가하므로 이 에 대한 최적의 값을 구하여 사용하여야 할 것이다.
그러나 게이트산화막 두께 및 채널길이가 작을 때 DIBL 현상은 감소하므로 설계시 가능한한 두 파라미 터를 작게 설계하여야 할 것이다. 그러나 게이트길이가 감소할 때, 게이트산화막 두께 및 채널두께를 너무 작게 하면 DIBL이 터널링에 의하여 매우 민감하게 증가하므로 이 에 대한 최적의 값을 구하여 사용하여야 할 것이다.
이 모델을 이용하여 구한 문턱 전압이동을 분석해 보면, 터널링에 의하여 특성이 급격히 저하되는 것을 알 수 있었다. 이와 같은 현상을 줄이기 위하여 채널의 두께 및 게이트산화막 두께를 감소시키면 문턱전압이동 값을 낮출 수 있을 것으로 사료되나 이는 공정개발이 선행되어야 할 것이다. 게이트 산화막 뿐만이 아니라 채널두께를 정의하는 산화막형성 공정도 또한 개 발되어 야 할 것이다.
DIBL특성 고찰에서는 산화막 두께 및 채널두께가 작아지면 DIBL효과는 게이트길이에 매우 민감하게 변화함을 알 수 있었다. 이 연구의 결과를 이용하여 향후 FinFET의 단채널효과 특성을 연구하는데 도움이 될 것이다. 특히 이 연구는 문턱 전압이 하에서 차단영역에 걸친 전압영역에서 수행되었으므로 선형영역 및 포화영역에서의 전류모델 개발이 이루어져야 할 것이다.
이 연구의 결과를 이용하여 향후 FinFET의 단채널효과 특성을 연구하는데 도움이 될 것이다. 특히 이 연구는 문턱 전압이 하에서 차단영역에 걸친 전압영역에서 수행되었으므로 선형영역 및 포화영역에서의 전류모델 개발이 이루어져야 할 것이다.

참고문헌 (7)

H.R.Huff and P.M.Zeitzoff ,The Ultimate CMOS Device:A 2003 Perspective,' the 2003 International Conference on Characterization and Metrology for ULSI Technology, pp.l-16, Austin, Texas, 2003
D.Hisamoto et al, 'FinFET-A Self- Aligned Double-Gate MOSFET Scalable to 20nm', IEEE Trans. Elec. Devices, Vol.47, No.12, pp.2320-2325, 2000

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X.Huang et al, 'Sub-5Onm P-Channel FinFET', IEEE Trans. Elec. Devices, Vol.48 No.5, pp.880-885, 2001

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Q.Chen, B.Agrawal, J.D.Meindl,'A Compre -hensive Analytical Subthreshold Swing(S) Model for Double-Gate MOSFETs,' IEEE Trans. Electron Devices, Vol. 49, no.6, pp.1086-1090, Jun, 2002

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D.Munteanu and J.L.Autran,'Two-dimensional modeling of quantum ballistic transport in ultimate double-gate SOl devices,' Solid-State Electronics, vol.47, pp.1219-1225, 2003

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M.Stadele, 'Influence of source-drain tunneling on the subthreshold behavior of sub-10nm double-gate MOSFETs,' ESSDERC Proc. , pp.-135-138, 2002
H. K. Jung and S. Dimitrijev,'Analysis of Subthreshold Carrier Transport for Ultimate Double Gate MOSFET,' IEEE Trans. Electron Devices, Vol. 53, noA, pp. 685-691, 2006

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