본 연구는 기존의 방식으로 만든 비정질 실리콘박막 트랜지스터의 제조공정에서 발생되는 결함에 대한 원인을 분석하고 해결함으로써 수율을 증대시키고 신뢰성을 개선하고자한다. 본 연구의 수소화 된 비정질 실리콘 박막 트랜지스터는 Inverted Staggered 형태로 게이트 전극이 하부에 있다. 실험 방법은 게이트전극, 절연층, 전도층, 에치스토퍼 및 포토레지스터층을 연속 증착한다. 스토퍼층을 게이트 전극의 패턴으로 남기고, 그 위에 n+a-Si:H층 및 NPR(Negative Photo Resister)을 형성시킨다. 상부 게이트 전극과 반대의 패턴으로 NPR층을 패터닝 하여 그것을 마스크로 상부 n+a-Si:H 층을 식각하고, 남아있는 NPR층을 제거한다. 그 위에 Cr층을 증착한 후 패터닝하여 소오스-드레인 전극을 위한 Cr층을 형성시켜 박막 트랜지스터를 제조한다. 이렇게 제조한 박막 트랜지스터에서 생기는 문제는 주로 광식각공정시 PR의 잔존이나 세척시 얇은 화학막이 표면에 남거나 생겨서 발생되며, 이는 소자를 파괴시키는 주된 원인이 된다. 그러므로 이를 개선하기 위하여 ashing이나 세척공정을 보다 엄격하게 수행하였다. 이와 같이 공정에 보다 엄격한 기준의 세척과 여분의 처리 공정을 가하여 수율을 확실히 개선 할 수 있었다.
본 연구는 기존의 방식으로 만든 비정질 실리콘 박막 트랜지스터의 제조공정에서 발생되는 결함에 대한 원인을 분석하고 해결함으로써 수율을 증대시키고 신뢰성을 개선하고자한다. 본 연구의 수소화 된 비정질 실리콘 박막 트랜지스터는 Inverted Staggered 형태로 게이트 전극이 하부에 있다. 실험 방법은 게이트전극, 절연층, 전도층, 에치스토퍼 및 포토레지스터층을 연속 증착한다. 스토퍼층을 게이트 전극의 패턴으로 남기고, 그 위에 n+a-Si:H층 및 NPR(Negative Photo Resister)을 형성시킨다. 상부 게이트 전극과 반대의 패턴으로 NPR층을 패터닝 하여 그것을 마스크로 상부 n+a-Si:H 층을 식각하고, 남아있는 NPR층을 제거한다. 그 위에 Cr층을 증착한 후 패터닝하여 소오스-드레인 전극을 위한 Cr층을 형성시켜 박막 트랜지스터를 제조한다. 이렇게 제조한 박막 트랜지스터에서 생기는 문제는 주로 광식각공정시 PR의 잔존이나 세척시 얇은 화학막이 표면에 남거나 생겨서 발생되며, 이는 소자를 파괴시키는 주된 원인이 된다. 그러므로 이를 개선하기 위하여 ashing이나 세척공정을 보다 엄격하게 수행하였다. 이와 같이 공정에 보다 엄격한 기준의 세척과 여분의 처리 공정을 가하여 수율을 확실히 개선 할 수 있었다.
TFT's have been intensively researched for possible electronic and display applications. Through tremendous engineering and scientific efforts, a-Si:H TFT fabrication process was greatly improved. In this paper, the reason on defects occurring at a-Si:H TFT fabrication process is analyzed and solved...
TFT's have been intensively researched for possible electronic and display applications. Through tremendous engineering and scientific efforts, a-Si:H TFT fabrication process was greatly improved. In this paper, the reason on defects occurring at a-Si:H TFT fabrication process is analyzed and solved, so a-Si:H TFT's yield is increased and reliability is improved. The a-Si:H TFT of this paper is inverted staggered type TFT. The gate electrode is formed by patterning with length of $8{\mu}m{\sim}16{\mu}m$ and width of $80{\sim}200{\mu}m$ after depositing with gate electrode (Cr). We have fabricated a-SiN:H, conductor, etch-stopper and photo-resistor on gate electrode in sequence, respectively. We have deposited n+a-Si:H, NPR(Negative Photo Resister) layer after forming pattern of Cr gate electrode by etch-slower pattern. The NPR layer by inverting pattern of upper Sate electrode is patterned and the n+a-Si:H layer is etched by the NPR pattern. The NPR layer is removed. After Cr layer is deposited and patterned, the source-drain electrode is formed. The a-Si:H TFT made like this has problems at photo-lithography process caused by remains of PR. When sample is cleaned, this remains of PR makes thin chemical film on surface and damages device. Therefor, in order to improve this problem we added ashing process and cleaning process was enforced strictly. We can estimate that this method stabilizes fabrication process and makes to increase a-Si:H TFT's yield.
TFT's have been intensively researched for possible electronic and display applications. Through tremendous engineering and scientific efforts, a-Si:H TFT fabrication process was greatly improved. In this paper, the reason on defects occurring at a-Si:H TFT fabrication process is analyzed and solved, so a-Si:H TFT's yield is increased and reliability is improved. The a-Si:H TFT of this paper is inverted staggered type TFT. The gate electrode is formed by patterning with length of $8{\mu}m{\sim}16{\mu}m$ and width of $80{\sim}200{\mu}m$ after depositing with gate electrode (Cr). We have fabricated a-SiN:H, conductor, etch-stopper and photo-resistor on gate electrode in sequence, respectively. We have deposited n+a-Si:H, NPR(Negative Photo Resister) layer after forming pattern of Cr gate electrode by etch-slower pattern. The NPR layer by inverting pattern of upper Sate electrode is patterned and the n+a-Si:H layer is etched by the NPR pattern. The NPR layer is removed. After Cr layer is deposited and patterned, the source-drain electrode is formed. The a-Si:H TFT made like this has problems at photo-lithography process caused by remains of PR. When sample is cleaned, this remains of PR makes thin chemical film on surface and damages device. Therefor, in order to improve this problem we added ashing process and cleaning process was enforced strictly. We can estimate that this method stabilizes fabrication process and makes to increase a-Si:H TFT's yield.
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문제 정의
본 논문에서는 TFT를 기존의 방식 에 비하여 보다 철저한 광식각 공정 및 검사공정을 채택하여 적용하므로써 수소화 된 비정질 실리콘 박막 트랜지스터의 제조 공정을 안정화하고, 박막 트랜지스터의 수율을 개선하고자 한다.
제안 방법
다음에 그림 1. (라)에 도시된 봐와같이 Cr층을 증착한 후 패터닝시켜 소오스-드레인 전극을 형성시켜 박막트랜지스터를 제조한다.
본 실험에서 사진식각공정은 모든 박막의 패턴 형성마다 실시되었고, 사용된 mask aligner는 대면적용 contact aligner 이 며 photoresist 는 positive PR 로 spin coater 로 coating하여 사용하였다.
이상의 특성에서 본 논문에서 사용한 방법으로 a-Si:H TFT를 생산 할 경우TFT 의 공정 단가 및 수율을 개선하여 현재 많은 소자에 이용되고 있는 a-Si:H TFT 의 응용폭을 상당히 확대 시킬 수 있으리라 생각되며 HDTV 의 디 스플레 이로써 각광을 받고 있는 TFT를 사용한 AM LCD FAX. 에 사용되고 있는 Contact Image Sensor등에도 적용 할 수 있으리 라 기 대된다.
다음으로 남아있는 PR층을 제거하고 그 위에 n+a-Si:H층을 500A 정도 증착한 후 NPR층을 스핀 코 터로 코팅한다. 이어서, 게이트패턴과 반대 패턴으로NPR 층을 패터 닝 하여 n+a-Si:H층을 CF’+Oj 가스로 R1E 하였다. a-SiN:H층과 a-Si:H층 각각에 사용된 RIE조건은 표1 에 나타내었다.
최종완성 사진이다. 제조된TFT의 전기적 특성을 측정 하기 위하여 KARL SUSS (독일) 제품의 Probe Station 과 Kithley 제품의 4145A Parameter Analyser 측정 장치 를사용하여 I-V 특성, Vth, lon/Ioff 등의 특성을 구하였다.
여기서 a-SiN:H층을 패턴하고, 그 위에 n+a-Si:H층 및 NPR 층을 형성 시 킨다. 하부 Cr층을 마스크로 하여 기판 유리쪽에서 UV(Ultra Violet)를 조사한다. 다음에 현상용액 에 담그면 Cr 게 이 트 층과 동일한 형태의 패턴으로 PR층이 형성되고, 그 PR층을 마스크로하여 에치스토퍼 a-SiN:H층을 RIE 식각한다.
대상 데이터
형성 하였다. 게이트 전극 위에 a-SiN:H, a-Si:H,a-SiN:H 등을 연속하여 증착하였다. 이때 각 박막의 두께는 a-SiN:H : 2000A, a-Si:H:500A , a-SiN:H : 2000A 으로 형 성 하였다.
본 실험 에서는 Coming 7059 Glass를 기 판으로 게 이 트 전극((”을 1500 A 정도 증착하여 Length8 pm ~ 16pm, Width 8Q um ~ 200 呻 의 크기 로 Pattern 하여 게 이 트 전극을 형성 하였다. 게이트 전극 위에 a-SiN:H, a-Si:H,a-SiN:H 등을 연속하여 증착하였다.
RIE 장비 는 PECVD 의 RI Mode를 사용 하였다. 이 때 사용한 RIE 가스는 CHF3 와 02를 혼합하여 사용하였다. 다음으로 남아있는 PR층을 제거하고 그 위에 n+a-Si:H층을 500A 정도 증착한 후 NPR층을 스핀 코 터로 코팅한다.
이론/모형
게이트 절연층 및 Passivation 막인 a-SiN:H 박막은 SiH> 가스와 NH3 가스를 혼합하여 PECVD 법 으로 제 작하였다. NH3/&H4가 증가함에 따라 a-SiN:H 의 저항율은 증가하고 굴절율은 감소한다.
비정질실리콘(a-Si: 貝)은 본 실험에서는 Plasma Enhanced Chemical Vapor Deposition(PECVD) 방법으로 증착 하였다. 증착 조건(SiH, 유량, Chamber 압력, RF Power, 기 판 온도)에 따라 비 정 질실리 콘의 전도도, Optical Bmd Gap, 증착율 등 전기 광학적 특성이 달라진다.
성능/효과
이러한 특성 으로 보아서 본 논문의。2 plasma ashing 공정에 의한 a-Si:HTFT 제조의 경우 전기적 특성은 별 차이 없이 기존의 a-Si:HTFT 의 경우에 비해서 제조 공정상에 발생된 문제를 상당히 개선하여 수율을 향상 상당히 높일 수 있는 안정 한공정 이 될 수 있음을 확인하였다.
여러 번 반복하여실험을계속진행한결과 이러한 현상은 광식각 공정으로 게이트를 패턴한 후에 발생된다는 것을 확인하였고, 정밀 분석결과 이는 게이트 패턴 후에 유기물이 표면에 약간 남아 있음을 알 수 있었다. 철저히 세척공정을 하여도 이 현상을 없앨 수 없었고, 이유 기물 미세박막은 기존의 세척공정으로는 제거 할 수 없음을 판단하였다.
철저히 세척공정을 하여도 이 현상을 없앨 수 없었고, 이유 기물 미세박막은 기존의 세척공정으로는 제거 할 수 없음을 판단하였다. 많은 연구와 토의 결과 우리는 02 plasma 로 이를ashing 하는 공정을 채택하였고 이 공정에 의해서 이러한 현상을 제거 할 수 있었다.
후속연구
많은 연구와 토의 결과 우리는 02 plasma 로 이를ashing 하는 공정을 채택하였고 이 공정에 의해서 이러한 현상을 제거 할 수 있었다. 향후 TFT 제조 공정시에 각각의 광식각공정후에는 항상 02 plasma ashing 공정을 실시한다면 TFT 제조 공정 수율을 상당히 높일 수 있으리 라 판단된다.
참고문헌 (9)
Chang W. Hur, ' Method of Making Thin Film Transistors', United States Patent, Patent No.5,306,653, Apr. 1994
R.V.R. Murthy, Mechanisms underlying leakage current in inverted staggered a-Si:H thin film transistors, Fourth Symp. on Thin Film Transistor Technologies, Boston, Nov. 1-6, 1998
허창우,이문기,김봉열,'강유전성 PbTiO3 박막의 형성 및 게면특성', 대한전자공학회 논문지, 26권 7호, pp.83-89, 1989
A. Nathan, Correlation between leakage current and overlap capacitance in a-Si:H TFTs, IEEE Workshop on Charge-Coupled Devices and Advanced Image Sensor, Karuizawa, Japan, June 10-12, 1999
이규정,류광렬,허창우, '산화물 반도체 박막 가스센서 어레이의 제조 및 수율 개선', 한국해양정보통신학회 논문지 vol.6,No.2, pp. 315-322, 2002
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