[논문]0.18<tex>${\\mu}m$</tex> CMOS 공정을 이용한 새로운 고속 1-비트 전가산기 회로설계

김영운; 서해준; 조태원

0.18${\\mu}m$ CMOS 공정을 이용한 새로운 고속 1-비트 전가산기 회로설계
A New Design of High-Speed 1-Bit Full Adder Cell Using 0.18${\\mu}m$ CMOS Process 원문보기

전기전자학회논문지 = Journal of IKEEE, v.12 no.1, 2008년, pp.1 - 7

김영운 (충북대학교 전기전자컴퓨터공학부) , 서해준 (충북대학교 전기전자컴퓨터공학부) , 조태원 (충북대학교 전기전자컴퓨터공학부)

초록
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최근 급진적으로 반도체 기술이 발전함에 따라 집적회로(VLSI)의 집적도가 향상되고 있으며, 이동통신 및 멀티미디어의 발달로 많은 양의 데이터를 고속으로 처리하기 위한 대규모 프로세서들이 개발되고 있다. 전가산기는 디지털 프로세서와 마이크로프로세서에 있어 매우 중요한 요소이다. 따라서 전가산기 설계 시 전력소비와 스피드의 개선은 중요한 요소이다. 본 논문에서는 일반적인 Ratioed 로직과 패스 트랜지스터 로직을 이용하여 새로운 구조의 전가산기를 제안하였다. 제안된 전가산기는 일반적인 CMOS, TGA, 14T에 비해 좋은 성능을 나타내었다. 제안된 회로는 지연시간의 경우 기존회로의 평균값에 비해 13%우수하였고 PDP(Power Delay Product)비율은 약 9% 정도 우수한 특성을 보이고 있다. 실측 회로의 크기 평가를 위해 0.18um CMOS공정으로 레이아웃을 하고 HSPICE를 이용하여 시뮬레이션 하였다.

Abstract ▼ AI-Helper

With the recent development of portable system such as mobile communication and multimedia. Full adders are important components in applications such as digital signal processors and microprocessors. Thus It is important to improve the power dissipation and operating speed for designing a full adder. We propose a new adder with modified version of conventional Ratioed logic and Pass Transistor logic. The proposed adder has the advantages over the conventional CMOS, TGA, 14T logic. The delay time is improved by 13% comparing to the average value and PDP(Power Delay Product) is improved by 9% comparing to the average value. Layouts have been carried out using a 0.18um CMOS design rule for evaluation purposes. The physical design has been evaluated using HSPICE.

주제어

AI 본문요약
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문제 정의

그러나 nMOS에 비해 낮은 이동성을 가지는 pMOS로 인해 면적이 크고 입력 커패시턴스가 증가하여 속도가 느리다. 본 논문에서는 Ratioed 로직과 패스 트랜지스터 구조를 이용하여 면적을 줄이고 기생 커패시턴스 값을 줄여 동작속도를 개선하여 PDP 비율이 향상된 전가산기를 제안한다.
본 논문에서는 최근 많이 이용되고 있는 XORXNOR구조와 다른 구조를 이용하여 고속동작을 하는 전가산기 회로를 제안하였다. 네 개의 다른 전가산기와 제안회로의 평균 전력소모, 실리콘 면적, 트랜지스터 수, 그리고 지연시간에 대하여 비교하였다.

가설 설정

[8] Cin은 모듈Ⅱ, 모듈Ⅲ 멀티플랙서의 선택라인이 된다. 출력 Sum은 모듈Ⅰ의 XOR-XNOR회로와 모듈Ⅱ의 멀티플랙서에 의해 나타내어진다.

제안 방법

제안한 전가산기 셀의 전체 구조는 그림 9에 나타나있다. 그림9와 같이 전가산기는 모듈Ⅰ, 모듈Ⅱ, 모듈Ⅲ의 세부분으로 나누어져 있으며 본 논문에서는 모듈Ⅲ를 제안하였다.
모듈Ⅲ의 회로는 그림 8과 같다. 그림에서 볼 수 있듯이 패스 트랜지스터와 Ratioed 로직인 Pseudo nMOS 로직을 이용하여 구현하였다. 패스 트랜지스터를 통해 A • B, A • Cin, B • Cin의 식을 구성하고 Pseudo nMOS 로직을 이용하여 위의 각각의식을 덧셈하는 OR회로로 구성하였다.
본 논문에서는 최근 많이 이용되고 있는 XORXNOR구조와 다른 구조를 이용하여 고속동작을 하는 전가산기 회로를 제안하였다. 네 개의 다른 전가산기와 제안회로의 평균 전력소모, 실리콘 면적, 트랜지스터 수, 그리고 지연시간에 대하여 비교하였다. 지연시간의 경우 CMOS보다 22% 우수한 성능을 나타내었고 TGA 보다 23%, 14T 보다 16%의 우수한 성능을 나타내었다.
패스 트랜지스터를 통해 A • B, A • Cin, B • Cin의 식을 구성하고 Pseudo nMOS 로직을 이용하여 위의 각각의식을 덧셈하는 OR회로로 구성하였다.
이 기생 커패시턴스 값의 감소로 동작 속도가 증가한다. 패스 트랜지스터의 출력이 Low Level일 때 문턱 전압 강하의 문제점을 가지고 있지만 Pseudo nMOS 구조가 풀 스윙을 하고 CMOS와 CPL구조와 같이 출력 단에 인버터를 구성 하여 전압 강하 문제를 보완하였다. 또한 NOR 구조로 되어있는 Pseudo nMOS 구조를 사용하여 면적이 감소하였다.

대상 데이터

^[11] 그림과 같이 MOS의 병렬연결로 인해 신호가 MOS를 지날 때 발생하는 문턱 전압 강하 문제가 없다. 위 회로는 현재 가장 많이 사용되고 있는 구조로서 본 논문의 전가산기 구성에 사용 하였다.

데이터처리

4개의 기존 회로와 제안한 회로는 HSPICE를 이용하여 시뮬레이션. 0.

성능/효과

CPL (Complementary Pass Transistor Logic)구조는 그림 1(b)와 같다.^[2] CPL구조는 CMOS 구조와 달리 하나의 트랜지스터로 회로 구성이 가능하여 면적이 작고 입력 로드가 작아 동작 속도가 빠르다. 그러나 nMOS 의 구성에 의해 MOS의 출력 전압이 문턱전압 만큼 작아지는 문제점을 가지고 있다.
지연시간의 경우 CMOS보다 22% 우수한 성능을 나타내었고 TGA 보다 23%, 14T 보다 16%의 우수한 성능을 나타내었다. 또한 PDP비율의 경우 CMOS보다 22%좋은 성능을 나타내며 TGA 보다 8% 우수하다. 또한 14T보다 1%의 우수한 성능을 나타낸다.
시뮬레이션 결과 14T의 경우 TGA보다 좋은 성능을 나타낸다. 또한 기존의 CMOS, CPL 회로와 제안된 회로의 전력소모와 지연 시간을 표에서 확인 할 수 있다. TGA의 경우 구동 능력이 부족해 출력단에 버퍼가 요구 된다.
또한 14T보다 1%의 우수한 성능을 나타낸다. 레이아웃 결과 면적이 작은 nMOS를 사용하여 14T를 제외한 다른 회로에 비하여 평균 29% 면적이 작다.
즉 첫 번째 모듈 XOR-XNOR 회로를 거쳐 모듈Ⅱ의 멀티플랙서 회로를 통해 Sum을 출력하게 된다. 본 논문에서 제안한 모듈Ⅲ의 출력 Cout은 기존 구조와 달리 모듈Ⅰ을 거치지 않고 입력 A, B, Cin이 모듈Ⅲ을 통해 출력되어 동작속도가 기존 회로에 비해 빠르다.
따라서 스위칭 전력 소모와 같은 단락 회로 전력소모가 크다. 제안한 회로의 경우 기존 회로에 비해 작은 지연 시간을 가지며 전력소모는 Static 전력 소모에 의해 CMOS, TGA, 14T 구조보다 크다. CPL의 경우 제안한 회로에 비해 PDP비율은 0.
네 개의 다른 전가산기와 제안회로의 평균 전력소모, 실리콘 면적, 트랜지스터 수, 그리고 지연시간에 대하여 비교하였다. 지연시간의 경우 CMOS보다 22% 우수한 성능을 나타내었고 TGA 보다 23%, 14T 보다 16%의 우수한 성능을 나타내었다. 또한 PDP비율의 경우 CMOS보다 22%좋은 성능을 나타내며 TGA 보다 8% 우수하다.

질의응답

핵심어	질문	논문에서 추출한 답변
	덧셈은 어떠한 역할을 하는가?	덧셈은 기본적인 산술 연산으로서, 산술 연산 시스템 전체의 속도 및 전력소모에 결정적인 역할을 한다. 단일 비트 전가산기의 성능을 향상시키는 문제는 시스템 성능 향상의 기본적인 요소인 것이다.
	CMOS 회로의 단점은?	또한 근본적으로 낮은 공급 전압에서도 동작이 가능하며 레이아웃을 할 때 전송선의 연결이 용이하고 면적의 효율이 좋다. 그러나 직렬연결로 인해 출력단자의 신호가 약하기 때문에 버퍼가 필요하며 다른 구조에 비해 면적이 크다. CPL (Complementary Pass Transistor Logic)구조는 그림 1(b)와 같다.
	전가산기 회로 설계 시 무엇이 중요한가?	단일 비트 전가산기의 성능을 향상시키는 문제는 시스템 성능 향상의 기본적인 요소인 것이다. 즉 전가산기 회로 설계 시 전력소모를 줄이고 출력 전압의 감소를 최소화하는 것이 중요하며 작은 공급전압에 동작하고 속도를 향상시키는 것이 중요하다. 전가산기는 여러 가지 구조로 이루어져 있으며 그 구조에 따라 각각의 장단점을 가진다.

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