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문제 정의
- 그러므로 본 논문에서는 단일 클락 사이클과 다중 클락 사이클 가산기들의 성능 및 면적을 분석하며, 디지털 시스템에 최적화된 가산기 구조를 제안한다.
- 발생하였다. 따라서 본 논문에서는 fan-in을 제한하지 않은 구조로 결과를 제시하였다.
- 캐리 선택 가산기는 멀티플렉서를 통과하는 시간을 고려하여 마지막 그룹으로 갈수록 많은 비트를 할당할 수 있다. 본 논문에서는 그룹별 비트가 다를 경우 너무 많은 경우의 수가 발생할 수 있으므로 각 그룹별 비트수를 동일하게 처리하였다. 그림 3은 8-비트 캐리 선택 가산기의 구조이다.
제안 방법
- 가산기를 두 가지 방법으로 합성하였다. 첫 번째 방법은 하위 모듈들을 gaup을 한 후에 합성을 하였다 두 번째 방법은 ungroup을 한 후에 합성을 하였다
- 설계되었다. 가산기의 검중은 Cadence의 Verilog-XL을 이용하여 설계된 가산기의 출력과 operator를 이용한 가산기의 출려이 일치하는지를 테스트 벡터 1,000,000개로 진행하였다. 삼성 0.
- 클락(clock)이 발생할 때, 캐리 저장 가산기 (Carry Save Adder)에 임시 출력이 저장되는 구조를 갖는 리플 캐리 가산기를 기반으로 하는 캐리 저장 가산기(CSA_RCA), 캐리 예측 가산기를 기반으로 흐)는 캐리 저장 가산기(CSA_CLA)를 설계하였다. 가산기의 면적을 줄이기 위하여 멀티플렉서와 디멀티플렉서를 이용한 가산기와 멀티플렉서와 쉬프터를 이용한 가산기를 설계하였다.
- 다중 클락 사이클 구조의 가산기는 6가지 종류로 제안하였다. 클락(clock)이 발생할 때, 캐리 저장 가산기 (Carry Save Adder)에 임시 출력이 저장되는 구조를 갖는 리플 캐리 가산기를 기반으로 하는 캐리 저장 가산기(CSA_RCA), 캐리 예측 가산기를 기반으로 흐)는 캐리 저장 가산기(CSA_CLA)를 설계하였다.
- 단일 클락 사이클 구조의 가산기는 7가지 구조를 제안하였다. 직렬 구조의 리플 캐리 가산기와(RCA) 트리 구조의 캐리 예측 가산기(CLA)를 제안하였다.
- 없다. 리플 캐리 가산기는 전가산기를 직렬 연결하여 구현을 하였다. 그림 1은 1-비트 전가산기와 4-비트 리플 캐리 가산기의 구조이다.
- 본 논문에서는 단일 사이클 구조 가산기와 다중사이클 구조 가산기를 여러가지 알고리듬으로 구현하였다.
- 직렬 구조의 리플 캐리 가산기와(RCA) 트리 구조의 캐리 예측 가산기(CLA)를 제안하였다. 하이브리드 구조의 캐리 예측 가산기를 기반으로 하는 리플 캐리 가산기(RCA_CLA), 리플 캐리 가산기를 기반으로 하는 캐리 예측 가산기(CLA_RCA), 캐리 예측 가산기를 기반으로 하는 캐리 선택 가산기 (CSA.
- 가산기를 두 가지 방법으로 합성하였다. 첫 번째 방법은 하위 모듈들을 gaup을 한 후에 합성을 하였다 두 번째 방법은 ungroup을 한 후에 합성을 하였다
- 캐리 예측 가산기는 두 가지 방법으로 구현을 하였다 첫 번째 방법은 fan-in의 제한을 하지 않은 방법이고 두 번째 방법은 fhn-in을 4개로 제한한 방법이다. 일반적인 게이트에서는 복잡성 때문에 fan-in을 8개 이하로 제한하고 있다[11].
- 클락(clock)이 발생할 때, 캐리 저장 가산기 (Carry Save Adder)에 임시 출력이 저장되는 구조를 갖는 리플 캐리 가산기를 기반으로 하는 캐리 저장 가산기(CSA_RCA), 캐리 예측 가산기를 기반으로 흐)는 캐리 저장 가산기(CSA_CLA)를 설계하였다. 가산기의 면적을 줄이기 위하여 멀티플렉서와 디멀티플렉서를 이용한 가산기와 멀티플렉서와 쉬프터를 이용한 가산기를 설계하였다.
- 직렬 구조의 리플 캐리 가산기와(RCA) 트리 구조의 캐리 예측 가산기(CLA)를 제안하였다. 하이브리드 구조의 캐리 예측 가산기를 기반으로 하는 리플 캐리 가산기(RCA_CLA), 리플 캐리 가산기를 기반으로 하는 캐리 예측 가산기(CLA_RCA), 캐리 예측 가산기를 기반으로 하는 캐리 선택 가산기 (CSA.CLA), 리플 캐리 가산기를 기반으로 하는 캐리 선택 가산기(CSA_RCA)를 제안하였다.
대상 데이터
- 가산기의 검중은 Cadence의 Verilog-XL을 이용하여 설계된 가산기의 출력과 operator를 이용한 가산기의 출려이 일치하는지를 테스트 벡터 1,000,000개로 진행하였다. 삼성 0.35um 3.3(V) CMOS standard ceU 라이브러리를 이용하여 group 7 imgroup 으로 합성올 하였다. 모든 가산기는 2.
이론/모형
- 모든 가산기는 Verilog-HDL을 이용하여 하향식 설계 방식(top-down methodology)으로 설계되었다. 가산기의 검중은 Cadence의 Verilog-XL을 이용하여 설계된 가산기의 출력과 operator를 이용한 가산기의 출려이 일치하는지를 테스트 벡터 1,000,000개로 진행하였다.
성능/효과
- Ungroup 합성 결과는 area보다 cycle time에 최적화된 결과가 나타났다.
- 64% 감소하였다. area가 가장 작은 가산기는 64-비트에서 리플 캐리 가산기 (RCA)와 128, 256-비트에서 리플 캐리 가산기 기반의 캐리 예측 가산기(CLA_RCA)로 나타났다. 리플 캐리 가산기(RCA)와 리플 캐리 가산기 기반의 캐리 예측 가산기(CLA_RCA)는 대부분 같은 area를 보였지만, 256-비트에서 소그룹의 크기를 4-비트로 하면 리플 캐리 가산기 기반의 캐리 예측 가산기 (CLA_RCA) 가 리플 캐리 가산기 (RCA) 보다 큰 cycle time의 감소(43.
- 그러나 리플 캐리 가산기를 기반으로 하는 캐리 예측 가산기는 소그룹의 크기가 증가할수록 cycle time이 증가하고, area가 감소되는 상반된 결과가 나타났다. 캐리 선택 가산기가 포함된 가산기 (CSA_RCA, CSA_CLA)는 소그룹이 8-비트인 경우에 cycle time이 가장 큰 결과가 발생하였다.
- 그러나 캐리 선택 가산기(CSA)를 사용한 가산기는(CSA_RCA, CSA_CLA) ungroup 시에 면적이 감소된 것이 보였다(최대 52.82% 감소, 최소 10.45% 감소). 대부분의 가산기에서 ungroup시 cycle time이 감소하고 area가 증가하였다.
- 디멀티플렉서(DMX)를 사용한 가산기는 소그룹의 크기가 16-비트일 때 cycle time과 area가 가장 작았다.그러나 쉬프터(SFT)를 사용한 가산기는 그룹의 크기가 4-비트일 때 cycle time이 가장 작았다.
- area가 가장 작은 가산기는 64-비트에서 리플 캐리 가산기 (RCA)와 128, 256-비트에서 리플 캐리 가산기 기반의 캐리 예측 가산기(CLA_RCA)로 나타났다. 리플 캐리 가산기(RCA)와 리플 캐리 가산기 기반의 캐리 예측 가산기(CLA_RCA)는 대부분 같은 area를 보였지만, 256-비트에서 소그룹의 크기를 4-비트로 하면 리플 캐리 가산기 기반의 캐리 예측 가산기 (CLA_RCA) 가 리플 캐리 가산기 (RCA) 보다 큰 cycle time의 감소(43.38%)를 얻을 수 있었다.
- 나타내었다. 모든 가산기가 입력이 증가함에 따라서 cycle time이 증가하였음에도 불구하고 operator는 cycle time이 입력이 64-비트에서 128-비트로 증가함에 따라서 22% 중가, 128-비트에서 256-비트로 증가하는 것에 21.64% 감소하였다. area가 가장 작은 가산기는 64-비트에서 리플 캐리 가산기 (RCA)와 128, 256-비트에서 리플 캐리 가산기 기반의 캐리 예측 가산기(CLA_RCA)로 나타났다.
- 위의 두 결과를 비교하면 디멀티플렉서(DMX)를 사용한 소그룹의 크기가 작아질수록 cycle tme이 중가하고 쉬프터(SFT)를 사용한 가산기는 cycle time이 감소하는 현상을 볼 수 있다. 이것을 보면 가산기는 쉬프터가 디멀티플렉서보다 제어 부분이 간단한 것을 알 수 있다.
- 이 논문에서 하이브리드(hybrid) 구조의 캐리 선택 가산기(Carry Select Adder)가 리플 캐리가산기(Ripple Carry Adder)보다 32-비트 비동기식 RISC 마이크로프로세서에서 17%, 64..
- 캐리 예측 가산기를 기반으로 하는 리플 캐리 가산기 (RCA_CLA) 는 소그룹의 크기가 증가할수록 cycle time이 감소되고 area가 증가되는 결과가 나타났다. 그러나 리플 캐리 가산기를 기반으로 하는 캐리 예측 가산기는 소그룹의 크기가 증가할수록 cycle time이 증가하고, area가 감소되는 상반된 결과가 나타났다.
- 합성한 결과 중에서 ungroup은 cycle time을 감소 (최대 93.00% 감소)시키고 area 를 증가(최대 80.25%)시켰다 ungroup 결과 특히 리플 캐리 가산기(RCA)와 리플 캐리 가산기 기반의 캐리 예측 가산기 (CLA_RCA) 는 상당한 cycle time 감소를 보였다(최대 93.00% 감소, 최소 69.76% 감소).
후속연구
- 본 논문에서 제시한 합성 결과는 가산기를 사용하는 많은 디지털 시스템에 사용될 수 있다.
- 본 논문은 제안된 가산기의 cycle time과 area를 비교함으로써 최적화된 가산기를 여러 디지털 시스템에 응용할 수 있을 것이다.
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