[논문]슬립 트랜지스터를 이용한 저 전력 MOS 전류모드 논리회로 구조

김정범

doi:10.3745/kipsta.2008.15-a.2.069

슬립 트랜지스터를 이용한 저 전력 MOS 전류모드 논리회로 구조
Structure of Low-Power MOS Current-Mode Logic Circuit with Sleep-Transistor 원문보기

정보처리학회논문지. The KIPS transactions. Part A. Part A, v.15A no.2, 2008년, pp.69 - 74

초록
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본 논문은 MOS 전류모드 논리회로 (MOS current-mode logic circuit)의 누설전류를 감소시키기 위해 슬립 트랜지스터 (sleep-transistor) 트랜지스터를 이용하여 저 전력 MOS 전류모드 논리회로를 구현하는 새로운 구조를 제안하였다. 슬립 트랜지스터는 누설전류를 최소화하기 위해 고 문턱전압 PMOS 트랜지스터 (high-threshold voltage PMOS transistor)를 사용하였다. $16\;{\times}\;16$ 비트 병렬 곱셈기를 제안한 구조에 적용하여 제안한 구조의 타당성을 입증하였다. 이 회로는 기존 MOS 전류모드 논리회로 구조에 비해 대기전력소모가 1/50으로 감소하였다. 이 회로는 삼성 $0.35\;{\mu}m$ 표준 CMOS 공정을 이용하여 설계하였으며, HSPICE를 이용하여 검증하였다.

Abstract ▼ AI-Helper

This paper proposes a structure of low-power MOS current-mode logic circuit with sleep-transistor to reduce the leakage current. The sleep-transistor is used to high-threshold voltage transistor to minimize the leakage current. The $16\;{\times}\;16$ bit parallel multiplier is designed by the proposed circuit structure. Comparing with the conventional MOS current-model logic circuit, the circuit achieves the reduction of the power consumption in sleep mode by 1/50. This circuit is designed with Samsung $0.35\;{\mu}m$ CMOS process. The validity and effectiveness are verified through the HSPICE simulation.

주제어

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문제 정의

본 논문은 기존의 MOS 전류모드 논리회로의 누설전류를 최소화하여 전력소모를 감소시키는 새로운 구조를 제안하였다. 이 구조는 고 문턱전압 PMOS 슬립 트랜지스터를 추가하여 회로 전체에 공급 전압을 차단하여 전체적인 전력소모를 감소시킨다.

제안 방법

3V로 하였다. 곱셈기 출력 버퍼에 100fF 부하 커패시턴스를 연결하여 측정하였다.
병렬 곱셈기는 곱셈과정에서 발생하는 부분 곱을 전가산기를 이용하여 병렬로 연결 독립적인 연산을 수행한다. 곱셈기의 출력 단은 일반적인 CMOS 버퍼를 사용하여 출력신호의 왜곡이 없도록 설계하였다.
(그림 5)는 본 논문에서 제안한 구조에 따라 설계한 전가 산기 회로이다. 그림에서 보는 것과 같이 PMOS 트랜지스터를 공급전압과 기존 MOS 전류모드 논리회로 블록 사이에 추가시켜 슬립 트랜지스터의 게이트 입력인 제어단자 SC가 논리 값 0 일 때에는 논리회로 블록에 공급전압을 인가하여 정상적인 동작을 하도록 하며, 반면에 제어단자 SC가 논리값 1 일 때에는 논리회로 블록에 공급전원을 차단하여 회로가 동작하지 않도록 설계하였다. 즉, 정상 동작모드에서는 제어단자 SC가 논리 값 0을 갖게 되어 슬립 트랜지스터는 턴 온 되어 기존의 MOS 전류모드 논리회로와 동일하게 동작한다.
또한, 기존의 MOS 전류모드 논리회로와는 정상 동작모드에서는 모든 전기적인 특성이 유사하지만, 슬립모드에서 대기 전력소모량이 약 1/50로 감소하였다. 따라서 본 논문에서 제안한 구조의 회로는 슬립모드에서 대기 전력소모를 감소시켜 전 전력 MOS 전류모드 논리회로를 구현한 것이다.
본 논문에서는 누설전류를 최소화하기 위해서 고 문턱전압 PMOS 슬립 트랜지스터를 사용했다. <표 1>은 본 논문에서 사용한 문턱전압이다.
본 논문은 기존 MOS 전류모드 논리회로의 전력소모를 감소시키기 위하여 회로가 동작하지 않을 경우, 회로 전체의 공급 전압을 차단하기 위해 슬립 트랜지스터(sleep transistor)를 사용하였다. 슬립 트랜지스터는 누설전류를 최소화하기 위해서 고 문턱전압 PMOS 트랜지스터(highthreshold voltage PMOS transistor)를 사용하였다.
본 논문은 삼성 0.35㎛ 표준 CMOS 공정을 이용하여 HSPICE로 시뮬레이션 하였다. HSPICE에 사용한 모델 파라미터는 Level 49공정 파라미터를 사용하였으며, 공급 전압은 3.
(그림 4)는 본 논문에서 제안한 MOS 전류모드 논리회로의 구조이다. 이 구조는 기존의 MOS 전류모드 논리회로 블록과 VDD 사이에 고 문턱전압 PMOS 슬립 트랜지스터를 추가하였다.

대상 데이터

제안한 구조에 따라 전가산기를 설계하였으며, 이를 기존의 MOS 전류모드 논리회로와 비교하여 전력소모를 비교 확인하였다. 설계한 회로는 삼성 0.35 ㎛ CMOS 공정을 이용하여 설계하였으며, HSPICE를 이용하여 검증하였다.
본 논문은 기존 MOS 전류모드 논리회로의 전력소모를 감소시키기 위하여 회로가 동작하지 않을 경우, 회로 전체의 공급 전압을 차단하기 위해 슬립 트랜지스터(sleep transistor)를 사용하였다. 슬립 트랜지스터는 누설전류를 최소화하기 위해서 고 문턱전압 PMOS 트랜지스터(highthreshold voltage PMOS transistor)를 사용하였다. 제안한 구조에 따라 전가산기를 설계하였으며, 이를 기존의 MOS 전류모드 논리회로와 비교하여 전력소모를 비교 확인하였다.

데이터처리

슬립 트랜지스터는 누설전류를 최소화하기 위해서 고 문턱전압 PMOS 트랜지스터(highthreshold voltage PMOS transistor)를 사용하였다. 제안한 구조에 따라 전가산기를 설계하였으며, 이를 기존의 MOS 전류모드 논리회로와 비교하여 전력소모를 비교 확인하였다. 설계한 회로는 삼성 0.

이론/모형

(그림 7)은 설계한 16 x 16 비트 곱셈기에 대한 레이아웃이이다. 레이아웃은 삼성 0.35 ㎛ 표준 공정 레이아웃 규칙에 따라 설계하였다. 본 논문에서 설계한 16 x 16 비트 곱셈기의 면적은 527.

성능/효과

67 %의 전력소모가 감소하였다. 또한, 기존의 MOS 전류모드 논리회로와는 정상 동작모드에서는 모든 전기적인 특성이 유사하지만, 슬립모드에서 대기 전력소모량이 약 1/50로 감소하였다. 따라서 본 논문에서 제안한 구조의 회로는 슬립모드에서 대기 전력소모를 감소시켜 전 전력 MOS 전류모드 논리회로를 구현한 것이다.
로부터 16×16 병렬 곱셈기 경우에 전가산기 각각에 고 문턱전압 PMOS 슬립 트랜지스터를 추가한 것 보다 전체 회로에 하나의 고 문턱전압 PMOS 슬립 트랜지스터를 추가한 것이 회로의 전력소모 면에서 더 효과적임을 알 수 있다.
<표 3>은 정상 동작모드와 슬립모드에서 기존의 곱셈기와 제안한 곱셈기의 전기적 특성을 비교한 표이다. 제안한 구조의 곱셈기는 일반 CMOS 회로에 비해 16.67 %의 전력소모가 감소하였다. 또한, 기존의 MOS 전류모드 논리회로와는 정상 동작모드에서는 모든 전기적인 특성이 유사하지만, 슬립모드에서 대기 전력소모량이 약 1/50로 감소하였다.
제안한 논리구조에서 고 문턱전압 PMOS 슬립 트랜지스터를 삽입하는데 필요한 일부 면적의 증가가 발생하나, 이로 인한 회로 복잡도의 증가는 큰 문제가 되지 않는다고 판단된다. 그러나 고 문턱전압 PMOS 슬립 트랜지스터를 구현하기 위해 표준 공정에 비해 마스크가 추가되어 공정의 복잡도와 비용이 증가하는 점이 가장 큰 단점이다.

질의응답

핵심어	질문	논문에서 추출한 답변
	MOS 전류모드 논리회로는 CMOS의 어떤 단점을 해결하기 위해 제안된 것인가?	일반적인 디지털 시스템에서 사용되는 CMOS 구조는 부하가 충·방전하는 동안에만 전력을 소모하므로 전력소모가 작다. 그러나 CMOS 구조의 전력소모는 동작 주파수가 증가함에 따라 부하의 충·방전 시간이 짧아지게 되고 전력소모는 동작 주파수가 증가함에 따라 선형적으로 증가하게 되 출력 신호 역시 기대하는 값을 얻을 수가 없다. 이러한 CMOS의 동작속도의 제한을 해결하기 위한 방법 중에 하나가 MOS 전류모드 논리회로 (MOS current-mode logic circuit)이다.
	VLSI 기술은 어떤 요소를 고려해 설계하는가?	오늘날 VLSI 기술은 칩 면적의 최소화, 동작속도, 전력소모, 등을 고려하여 설계한다. 휴대 단말기의 보급과 통신 기술의 발달은 고속의 데이터 전송을 위하여 동작속도의 개선이 필요하며, 배터리의 한정된 용량과 회로의 전력소모 영향으로 설계 기술은 제약을 받게 된다[1].
	CMOS 구조의 장점은?	일반적인 디지털 시스템에서 사용되는 CMOS 구조는 부하가 충·방전하는 동안에만 전력을 소모하므로 전력소모가 작다. 그러나 CMOS 구조의 전력소모는 동작 주파수가 증가함에 따라 부하의 충·방전 시간이 짧아지게 되고 전력소모는 동작 주파수가 증가함에 따라 선형적으로 증가하게 되 출력 신호 역시 기대하는 값을 얻을 수가 없다.

참고문헌 (5)

Neil H. E. Wests, David Harris. “CMOS VLSI DESIGN”. Addison-Wesley Publishing Company 2005
Hassan Hassan, Mohab Anis, and Mohamed Elmasry “MOS Current Mode Circuits: Analysis, Design, and Variability”, IEEE Trans. VLSI Systems, Vol.13, No.8, pp.885-898, August, 2005

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Akira Tanabe, Masato Umetani, Ikuo Fujiwara, Takayuki Ogura, Kotaro Kataoka, Masao Okihara. “0.18- ${\mu}m$ CMOS 1-Gb/s Multiplexer/ Demultiplexer ICs Using Current Mode Logic with Tolerance to Threshold Voltage Fluctuation”, IEEE J. Solid-State Circuits, Vol.36, pp.988-996, June, 2001

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M. Mizuno, M. Yamahsina, K. Furuta, H. Igura, H. Abiko, K. Okabe, A. Ono, H. Yamada, “A GHz MOS, Adaptive Pipeline Technique Using MOS Current-Mode Logic”, IEEE J. Solid-State Circuits, Vol.31, pp.784-791, June, 1996

상세보기
Issam S. Abu-Khater, Abdellatif Bellaouar, M. I. Elmasry, “Circuit Techniques for CMOS Low-Power High-Performance Multipliers”, IEEE J. Solid-State Circuits, Vol.31, pp.1535-1546, No.10, October, 1996

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