[논문]저 전력 MOS 전류모드 논리회로 설계

김정범

doi:10.3745/kipsta.2010.17a.3.121

저 전력 MOS 전류모드 논리회로 설계
Design of a Low-Power MOS Current-Mode Logic Circuit 원문보기

정보처리학회논문지. The KIPS transactions. Part A. Part A, v.17A no.3, 2010년, pp.121 - 126

초록
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본 논문에서는 저 전압 스윙 기술을 적용하여 저 전력 회로를 구현하고, 슬립 트랜지스터 (sleep-transistor)를 이용하여 누설전류를 최소화하는 새로운 저 전력 MOS 전류모드 논리회로 (MOS current-mode logic circuit)를 제안하였다. 제안한 회로는 저 전압 스윙 기술을 적용하여 저 전력 특성을 갖도록 설계하였고 고 문턱전압 PMOS 트랜지스터 (high-threshold voltage PMOS transistor)를 슬립 트랜지스터로 사용하여 누설전류를 최소화하였다. 제안한 회로는 $16\;{\times}\;16$ 비트 병렬 곱셈기에 적용하여 타당성을 입증하였다. 이 회로는 슬립모드에서 기존 MOS 전류 모드 논리회로 구조에 비해 대기전력소모가 1/104로 감소하였으며, 정상 동작모드에서 11.7 %의 전력소모 감소효과가 있었으며 전력소모와 지연시간의 곱에서 15.1 %의 성능향상이 있었다. 이 회로는 삼성 $0.18\;{\mu}m$ CMOS 공정을 이용하여 설계하였으며, HSPICE를 통하여 검증하였다.

Abstract ▼ AI-Helper

This paper proposes a low-power MOS current-mode logic circuit with the low voltage swing technology and the high-threshold sleep-transistor. The sleep-transistor is used to high-threshold voltage PMOS transistor to minimize the leakage current. The $16{\times}16$ bit parallel multiplier is designed by the proposed circuit structure. Comparing with the conventional MOS current-model logic circuit, the circuit achieves the reduction of the power consumption in sleep mode by 1/104. The proposed circuit is achieved to reduce the power consumption by 11.7% and the power-delay-product by 15.1% compared with the conventional MOS current-model logic circuit in the normal mode. This circuit is designed with Samsung $0.18\;{\mu}m$ standard CMOS process. The validity and effectiveness are verified through the HSPICE simulation.

주제어

AI 본문요약
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문제 정의

저 전압 스윙 기술은 도미노 논리회로에 처음으로 적용하여 저 전력 회로를 구현하였으며, 이후 성능향상을 위한 연구가 진행되었다[7]. 본 논문에서는 MOS 전류모드 논리회로에 저 전압 스윙 기술을 적용하여 저 전력 회로를 구현하였다. 또한 기존 MOS 전류모드 논리회로의 전력소모를 감소시키기 위하여 회로가 동작하지 않을 경우, 회로 전체의 공급전압을 차단하기 위해 고 문턱전압 PMOS 슬립 트랜지스터(high-threshold voltage PMOS sleep transistor)를 사용하여 전체적인 전력소모를 감소시켰다.
본 논문에서는 저 전압 스윙 기술과 고 문턱전압 PMOS 슬립 트랜지스터를 이용하여 저 전력 MOS 전류모드 논리회로를 제안하였다. 이 회로는 정상 동작모드에서 저 전압 스윙 기술 적용으로 논리회로 블럭에서 전력소모가 감소하였고, 슬립모드에서 고 문턱전압 PMOS 슬립 트랜지스터를 사용함으로서 MOS 전류모드 논리회로의 누설전류를 최소화하여 저 전력 특성을 갖는다.

제안 방법

병렬 곱셈기는 곱셈과정에서 발생하는 부분 곱을 전가산기를 이용하여 병렬로 연결 독립적인 계산을 수행한다. 곱셈기의 출력 단은 일반적인 CMOS 버퍼를 사용하여 출력신호의 왜곡이 없도록 설계하였다. 본 논문에서는 누설전류를 최소화하기 위해서 고 문턱전압 PMOS 슬립 트랜지스터를 사용했다.
7 %의 전력소모가 감소하였으며, 슬립모드에서 대기 전력소모량이 1/104로 감소하였다. 따라서 본 논문에서 제안한 회로는 슬립모드에서 대기 전력소모를 감소시킬 뿐만 아니라 정상 동작모드에서 저 전압 스윙 기술 적용을 통해 전력소모를 감소시킴으로서 저 전력 MOS 전류모드 논리회로를 구현하였다.
본 논문에서는 Nagamatsu[8]가 제안한 wallace 트리 어레이에 유닛 가산기 (4-2 compressor)를 적용하여 곱셈연산을 수행하는 방식으로 16×16 비트 병렬 곱셈기를 구현하였다.
곱셈기의 출력 단은 일반적인 CMOS 버퍼를 사용하여 출력신호의 왜곡이 없도록 설계하였다. 본 논문에서는 누설전류를 최소화하기 위해서 고 문턱전압 PMOS 슬립 트랜지스터를 사용했다. <표 1>은 본 논문에서 사용한 문턱전압이다.
슬립 트랜지스터를 곱셈기에 적용하는 방법으로, 네 가지로 방식으로 적용하여 특성을 분석하였다. 첫 번째 방법은 슬립 트랜지스터를 각각의 전가산기에 적용하는 방법이다.
(그림 2)는 본 논문에서 제안한 MOS 전류모드 논리 인버터이다. 이 회로는 기존의 MOS 전류모드 논리회로 블록과 VDD 사이에 고 문턱전압 PMOS 슬립 트랜지스터를 추가하였으며, 인버터 논리회로 블록에 저 전압 스윙 동작을 하도록 NMOS 트랜지스터를 추가한 구조이다. 저 전압 스윙 기술은 회로에 공급되는 전압보다 낮은 전압 레벨에서 출력 동작을 하여 전력소모를 감소시키는 기술이다.
(그림 3)은 본 논문에서 제안한 MOS 전류모드 논리 전가산기이다. 이 회로는 논리회로 블록에 저 전압 스윙 동작을 하도록 NMOS 트랜지스터를 추가하였으며, 기존의 MOS 전류모드 논리회로 블록과 VDD 사이에 고 문턱전압 PMOS 슬립 트랜지스터를 추가한 구조이다. 앞서 설명한 것과 같이 PMOS 트랜지스터와 출력 사이에 NMOS 트랜지스터를 추가시킴으로서 기준전압V_ref을 감소시켜 회로에 흐르는 전류 I의 값을 감소시키며, 기준 전압이 문턱전압의 두 배만큼 감소하여 식 (2)에 따라 회로의 전력소모가 감소한다.
제안한 구조에 따라 전가산기를 설계하였으며, 이 전가산기를 이용하여 16 x 16 비트 병렬 곱셈기를 설계하였다. 이를 기존의 MOS 전류모드 논리회로를 이용하여 만든 전가산기와 곱셈기와 비교하여 전력소모, 지연시간, 전력소모와 지연시간의 곱을 비교 확인하였다. 설계한 회로는 삼성 0.
제안한 MOS 전류모드 논리회로는 차동 논리회로 (differential logic circuit)로서 적은 출력전압 스윙을 하여 빠른 스위칭 특성을 갖는다. 차동쌍을 이루고 있는 트랜지스터들은 포화상태, 혹은 컷오프 상태로만 동작하며 전류 스위칭은 이 트랜지스터들의 최대 트랜스컨덕턴스 지점에서 발생한다.
또한 기존 MOS 전류모드 논리회로의 전력소모를 감소시키기 위하여 회로가 동작하지 않을 경우, 회로 전체의 공급전압을 차단하기 위해 고 문턱전압 PMOS 슬립 트랜지스터(high-threshold voltage PMOS sleep transistor)를 사용하여 전체적인 전력소모를 감소시켰다. 제안한 구조에 따라 전가산기를 설계하였으며, 이 전가산기를 이용하여 16 x 16 비트 병렬 곱셈기를 설계하였다. 이를 기존의 MOS 전류모드 논리회로를 이용하여 만든 전가산기와 곱셈기와 비교하여 전력소모, 지연시간, 전력소모와 지연시간의 곱을 비교 확인하였다.
저 전압 스윙 기술은 감소된 출력전압을 이용하여 전력소모를 감소시키는 방법이다. 제안한 회로는 인버터 논리블록 내에 저 전압 스윙 동작을 하도록 NMOS 트랜지스터를 추가하여 논리블럭을 저 전압 스윙 동작을 시켜 전력소모를 감소시킨다. 또한 MOS 전류모드 논리회로는 정적전류를 사용하기 때문에 회로가 동작하지 않을 경우에는 정적전류를 차단해 주는 회로가 필요하게 된다.

대상 데이터

18 ㎛ 표준 공정 레이아웃 규칙에 따라 설계하였다. 본 논문에서 설계한 곱셈기의 면적은 316.4 ㎛ x 215.8 ㎛ 이다.
본 논문은 삼성 0.18 ㎛ 표준 CMOS 공정을 이용하여 HSPICE로 시뮬레이션 하였다. HSPICE에 사용한 모델 파라미터는 Level 49공정 파라미터를 사용하였으며, 공급 전압은 1.
이를 기존의 MOS 전류모드 논리회로를 이용하여 만든 전가산기와 곱셈기와 비교하여 전력소모, 지연시간, 전력소모와 지연시간의 곱을 비교 확인하였다. 설계한 회로는 삼성 0.18 ㎛ CMOS 공정을 이용하여 설계하였으며, HSPICE를 이용하여 검증하였다.

이론/모형

(그림 4)는 16 x 16 비트 곱셈기를 두 개로 분할하여 고 문턱전압 PMOS 슬립 트랜지스터를 적용하여 설계한 레이아웃이다. 레이아웃은 삼성 0.18 ㎛ 표준 공정 레이아웃 규칙에 따라 설계하였다. 본 논문에서 설계한 곱셈기의 면적은 316.

성능/효과

[1] 일반적인 디지털 시스템에서 사용되는 CMOS 구조는 부하가 충·방전하는 동안에만 전력을 소모하므로 전력소모가 작다.
5 %의 전력소모가 감소하였다. 또한, 정상 동작모드에서 기존의 MOS 전류모드 논리회로에 비해 11.7 %의 전력소모가 감소하였으며, 슬립모드에서 대기 전력소모량이 1/104로 감소하였다. 따라서 본 논문에서 제안한 회로는 슬립모드에서 대기 전력소모를 감소시킬 뿐만 아니라 정상 동작모드에서 저 전압 스윙 기술 적용을 통해 전력소모를 감소시킴으로서 저 전력 MOS 전류모드 논리회로를 구현하였다.
<표 3>은 정상 동작모드와 슬립모드에서 기존의 곱셈기와 제안한 곱셈기의 전기적 특성을 비교한 표이다. 제안한 구조의 곱셈기는 일반 CMOS 회로에 비해 18.5 %의 전력소모가 감소하였다. 또한, 정상 동작모드에서 기존의 MOS 전류모드 논리회로에 비해 11.
제안한 논리구조에서 고 문턱전압 PMOS 슬립 트랜지스터를 추가하는데 필요한 일부 면적의 증가가 발생하나, 이로 인한 회로 복잡도의 증가는 큰 문제가 되지 않는다고 판단된다. 그러나 고 문턱전압 PMOS 슬립 트랜지스터를 구현하기 위해 표준 공정에 비해 마스크가 추가되어 공정의 복잡도와 비용이 증가하는 단점이 있다.

후속연구

또한 설계한 회로 규모에 따라 슬립 트랜지스터의 적용범위를 결정하는 방법이 현재까지 체계적이지 못하다. 따라서 후속연구로서 대규모 회로의 체계적인 분할방법에 대한 연구결과가 뒷받침된다면 일반 CMOS 회로의 성능을 개선하는 대안 중의 하나가 될 수 있을 것으로 기대한다.
이 회로는 정상 동작모드에서 저 전압 스윙 기술 적용으로 논리회로 블럭에서 전력소모가 감소하였고, 슬립모드에서 고 문턱전압 PMOS 슬립 트랜지스터를 사용함으로서 MOS 전류모드 논리회로의 누설전류를 최소화하여 저 전력 특성을 갖는다. 제안한 저 전력 MOS 전류모드 논리회로는 기존의 회로에 비해 저 전력 특성이 향상되었으나, 고 문턱전압 트랜지스터 공정으로 공정비용이 증가가 해결해야 할 문제점과 대규모 회로의 분할방식에 대한 연구가 필요하다.

질의응답

핵심어	질문	논문에서 추출한 답변
	CMOS 구조의 단점은 무엇인가?	[1] 일반적인 디지털 시스템에서 사용되는 CMOS 구조는 부하가 충·방전하는 동안에만 전력을 소모하므로 전력소모가 작다. 그러나 CMOS 구조의 전력소모는 동작 주파수가 증가함에 따라 부하의 충․방전 시간이 짧아지게 되고 전력소모는 동작 주파수가 증가함에 따라 선형적으로 증가하게 되며 출력신호 역시 기대하는 값을 얻을 수가 없다. 이러한 CMOS의 동작속도의 제한을 해결하기 위한 방법 중에 하나가 MOS 전류모드 논리회로 (MOS current-mode logic circuit)이다.
	슬립 트랜지스터를 곱셈기에 적용하는 방법은 무엇이 있는가?	슬립 트랜지스터를 곱셈기에 적용하는 방법으로, 네 가지로 방식으로 적용하여 특성을 분석하였다. 첫 번째 방법은 슬립 트랜지스터를 각각의 전가산기에 적용하는 방법이다. 이 방법은 각각의 전가산기를 제어할 수 있지만 추가되는 슬립 트랜지스터 수가 많다. 두 번째 방법은 슬립 트랜지스터를 각각의 부분 곱에 추가하는 방법이다. 이 방법은 각각의 전가산기를 제어할 수 없지만 첫 번째 방법에 비해 추가되는 슬립 트랜지스터의 수가 감소한다. 세 번째 방법은 전체 회로를 두 개의 블록으로 분할하여 두 개의 슬립 트랜지스터를 추가하는 방법이다. 네 번째 방법은 전체 회로에 하나의 트랜지스터를 추가하는 방법으로 트랜지스터의 적용과 제어를 쉽게 할 수 있다. 전체 회로의 하나의 슬립 트랜지스터를 이용하여 제어할 경우 이 슬립 트랜지스터의 크기는 전체 회로에 충분한 전류를 공급할 정도로 커야 한다. 슬립 트랜지스터의 크기와 적용 부분에 대한 것은 전체 회로에 미치는 전력소모, 전류, 동작속도를 고려하여 회로에 따라 달리 적용된다.
	MOS 전류모드 논리회로의 전력소모면에서 장점은 무엇인가?	MOS 전류모드 논리회로는 작은 입력 캐패시턴스 값을 가져 고속동작을 하지만, CMOS 구조와 달리 정적전류(static current)를 사용하므로 CMOS 구조보다 전력소모가 크다. 그러나 MOS 전류모드 논리회로는 CMOS 구조와 달리 동작 주파수에 따른 전력소모가 선형적으로 증가 하지 않고, 동작 주파수의 증가에 관계없이 전력소모가 일정하게 유지되는 장점을 지니고 있어, 동작 주파수가 지속적으로 증가하게 되면 결과적으로 CMOS 구조 보다 전력소모가 작다[2-6]. 즉 MOS 전류모드 논리회로는 고속의 동작속도에서 저 전력소모를 필요로 하는 회로에 적합하다.

참고문헌 (8)

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M. Mizuno, M. Yamahsina, K. Furuta, H. Igura, H. Abiko, K. Okabe, A. Ono, H. Yamada, "A GHz MOS, Adaptive Pipeline Technique Using MOS Current-Mode Logic," IEEE J. Solid-State Circuits, Vol.31, pp.784-791, June, 1996.

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Masato Nagamatsu, et al, "A 15nS 32X32-bit CMOS Multiplier with an Improved Parallel Structure," Vol.25, pp.494-497, No.2, April, 1990.

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