[논문]RTL 수준에서의 합성을 이용한 Gated Clock 기반의 Low-Power 기법

서영호; 박성호; 최현준; 김동욱

doi:10.6109/jkiice.2008.12.3.555

RTL 수준에서의 합성을 이용한 Gated Clock 기반의 Low-Power 기법
Gated Clock-based Low-Power Technique based on RTL Synthesis 원문보기

한국해양정보통신학회논문지 = The journal of the Korea Institute of Maritime Information & Communication Sciences, v.12 no.3, 2008년, pp.555 - 562

서영호 (광운대학교 교양학부 IT) , 박성호 (LG 전자 SIC 사업팀 HPM Gr) , 최현준 (광운대학교 전자재료공학과 Digital Design & Test Lab.) , 김동욱 (광운대학교 전자재료공학과 Digital Design & Test Lab.)

초록
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본 논문에서는 RTL 수준에서의 클록 게이팅을 이용한 실제적인 저전력 설계 기술에 대해서 제안하고자 한다. 상위 수준의 회로 설계자에 의해 시스템의 동작을 분석하여 클록 게이팅을 위한 제어기를 이용하는 것이 가장 효율적인 전력 감소를 가져 온다. 또한 직접적으로 클록 게이팅을 수행하는 것보다는 합성툴이 자연스럽게 게이팅된 클록을 맵핑할 수 있도록 RTL 수준에서 유도하는 것이 바람직하다. RTL 코딩 단계에서부터 저전력이 고려되었다면 처음 코딩단계에서부터 클록을 게이팅 시키고, 만일 고려되지 않았다면 동작을 분석한 후에 대기 동작인 부분에서 클록을 게이팅 한다. 그리고 회로의 동작을 분석한 후에 클록의 게 이팅을 제어하기 위한 제어기를 설계하고 합성 툴에 의해 저전력 회로에 해당하는 netlist를 얻는다. 결과로부터 상위수준의 클록 게이팅에 의해 레지스터의 전력이 922 mW에서 543 mW로 42% 감소한 것을 확인할 수 있다. Power Theater 자체의 synthesizer를 이용하여 netlist로 합성한 후에 전력을 측정했을 경우에는 레지스터의 전력이 322 mW에서 208 mW로 36.5% 감소한 것을 확인할 수 있다.

Abstract ▼ AI-Helper

In this paper we proposed a practical low-power design technique using clock-gating in RTL. An efficient low-power methodology is that a high-level designer analyzes a generic system and designs a controller for clock-gating. Also the desirable flow is to derive clock-gating in normal synthesis process by synthesis tool than to insert directly gate to clock line. If low-power is considered in coding process, clock is gated in coding process. If not considered, after analyzing entire operation. clock is Bated in periods of holding data. After analyzing operation for clock-gating, a controller was designed for it, and then a low-power circuit was generated by synthesis tool. From result, we identified that the consumed power of register decreased from 922mW to 543mW, that is the decrease rate is 42%. In case of synthesizing the test circuit using synthesizer of Power Theater, it decreased from 322mW to 208mW (36.5% decrease).

주제어

AI 본문요약
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문제 정의

본 논문에서는 RTL 수준에서의 클록 게이 팅을 이용한 저 전력 설계 기술에 대해서 제안하고자 한다. 제안된 클록게이팅 기법은회로의 동작을 분석한후에 합성 툴과 합성 과정의 특성을 이용하여 적 용된다.
본 절에서는 본 논문에서 제안하고자 하는 합성을 고려한 RTL코드상의 클록 게이팅 기법을설명한다. 클록게이팅은 단순하면서 매우 효율적인 저전력 기법 중의 하나이다.

가설 설정

실제로 일정 규모 이상의 디지털 회로에서는 메모리가 가장 많은 전력을 소비한다. 그러나 메모리는 매 순간마다모든 자원이 동작되는 것이 아니기 때문에 일반적으로 메모리의 activity를 30%로 가정하고 전력을 계산 및 측정한다.

제안 방법

RTL 코딩 단계에서부터 저전력이 고려되었다면 처음 코딩 단계에서부터 클록을 게이팅시키고, 만일 고려되지 않았다면 동작을 분석한 후에 대 기 동작인 부분에서 클록을 게이팅하였다. 그리고 클록의 게이팅을 제어하기 위한 제어기를 설계하고 합성툴에 의해 저전력 회로에 해당하는netlist를 생성하였다. 즉, 클록의 게이팅을 제어하기 위해 RTL코딩 단계에서 설계자에 의해 저전력 기법이 적용되어야 하고 합성툴에 의해 자연스럽게 클록이 게이팅되도록 하였다.
설명한다. 먼저 직접적인 클록 게이팅 방법의 문제점과 한계에 대해서 살펴보고 합성툴에 기반을 둔 RTL 에서의 콜록게이팅 방법을 설명한다. 본논문에서 논의하고자 하는 바는 아래와 같이 요약할 수 있다.
본 논문에서는RTL 혹은 그 하위 단계에서 적용하기보다는 시스템의 동작을 분석한 후에 합성툴과 합성과 정의 특성을 이용하여 상위 수준의 코드에서부터 고려하고 적 용하는 클록 게 이 팅 기 법 을 제 안하였다. RTL 코딩 단계에서부터 저전력이 고려되었다면 처음 코딩 단계에서부터 클록을 게이팅시키고, 만일 고려되지 않았다면 동작을 분석한 후에 대 기 동작인 부분에서 클록을 게이팅하였다.
제안된 클록게이팅 기법은회로의 동작을 분석한후에 합성 툴과 합성 과정의 특성을 이용하여 적 용된다. RTL 코딩 단계에서부터 저전력이 고려되었다면 처음 코딩 단계에서부터 클록을 게이팅시키고, 만일 고려되지 않았다면 동작을 분석한 후에 대 기 동작인 부분에서 클록을 게 이팅한다.
제안한 기 술은 Synopsys의 Design Compiler와 TSMC 의 90nmCMOS 공정용 라이브러 리를 이용하여 netlist로 합성 한 후에 netlist 수준에서 Power Theater를 이용하여 전력을 측정하여 검증하였다. 결과로부터 상위수준의 clock gating에 의해 Register의 전력 이 922 mW에서 543 mW로 42% 감소한 것을 확인할 수 있다.
그리고 클록의 게이팅을 제어하기 위한 제어기를 설계하고 합성툴에 의해 저전력 회로에 해당하는netlist를 생성하였다. 즉, 클록의 게이팅을 제어하기 위해 RTL코딩 단계에서 설계자에 의해 저전력 기법이 적용되어야 하고 합성툴에 의해 자연스럽게 클록이 게이팅되도록 하였다.
회로동작의 분석을수행한후에 저전력 동작을 위해 특별히 구현된 제어기에 의해 클록을 게이팅 한다. 클록의 게이팅을 제어하기 위해 RTL 코딩 단계에서 설계자에 의해 저전력 기법을 적용하고 합성툴에 의해 자연스럽게 클록이 게이팅되도록 한다.
RTL 코딩 단계에서부터 저전력이 고려되었다면 처음 코딩 단계에서부터 클록을 게이팅시키고, 만일 고려되지 않았다면 동작을 분석한 후에 대 기 동작인 부분에서 클록을 게 이팅한다. 회로동작의 분석을수행한후에 저전력 동작을 위해 특별히 구현된 제어기에 의해 클록을 게이팅 한다. 클록의 게이팅을 제어하기 위해 RTL 코딩 단계에서 설계자에 의해 저전력 기법을 적용하고 합성툴에 의해 자연스럽게 클록이 게이팅되도록 한다.

성능/효과

결과로부터 레지스터의 전력이 322 mW에서 208 mW로 36.5% 감소한 것을 확인할 수 있다. 표 1, 2의 결과와 표 3, 4의 결과에 차이를 보이는 것은 synthesizer의 차이에 의한 것으로 예측된다.
을 측정한 결과이다. 결과로부터 상위 수준의 클록 게이 팅 에 의해 레지스터 의 전력 이 922mW에서 543 mW로 42% 감소한 것을 확인할 수 있다.
측정하여 검증하였다. 결과로부터 상위수준의 clock gating에 의해 Register의 전력 이 922 mW에서 543 mW로 42% 감소한 것을 확인할 수 있다. Power Theater 자체의 synthesizer를 이용하여 netlist로 합성 한 후에 전력을 측정 했을 경우에는 Register의 전력 이 322 mW에서 208 mW로 36.
따라서 상위 수준의 설계자가 시스템의 동작을 분석하여 클록 게이팅을 위한 제어기를 이용하는 것이 가장 효율적인 전력 감소를 가져온다. 또한 직접적으로 클록게이팅을 수행하는 것보다는 합성툴이 자연스럽게 게이 팅 된 클록을 맵핑 할 수 있도록 RTL 수준에서 유도하는 것이 바람직하다.
VLSI 회로 설계에서 전력 소모를 감소 시 켜 야 하는 이유는 다음과 같다. 첫 째, 모바일 기기들의 배터 리 수명은 한계를 가지고 있고, 한정된 전력환경에서 일정 수준 이상의 성능과 동작 시간을 유지하도록 요구된다. 둘째, 과도한 전력 소모 때문에 패키징과 냉각화문제가 발생하고, 이는 단일 칩에 집적되는 트랜지스터 수를 제약하는 결과를 가져오기 때문이다.

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저자의 다른 논문 :

표제어: PCR

동의어: Packet Collision Rate

용어 설명 출처 목록 (6)

용어 설명: PCR은 세균 특이성이 있는 primer를 이용하여 적은 수의 세균이 있을지라도 쉽게 검출할 수 있는 유용한 방법이며, 이를 이용하여 구강 내 치면세균막이나 타액에서 직접 세균을 검출할 수 있게 되었다[8].

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