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가설 설정
- 본 논문에서는 모든 output clock 에서 loop bandwidth와 phase margin을 programmable current mirroi.를 사용하여 동일하도록 구현하였다.
제안 방법
- PLL의 close loop transfer function과 VCO 의 noise transfer functiorie 실제 설계된 회로를 사용하여 시뮬레이션 하여 구하였다. 우선 PLL의 phase는 주파수를 시간에 대하여 적분한 값이다.
- Programmable divider와 programmable current m如ror를 이용하여 400MHz에서 2GHz의 output clock 을 가지는 다중 클락 발생기를 제안하였다. 설계된 phase locked loop는 모든 출력 주파수 frequency에서
- Noise에 의해 전원 전압이 흔들림에도 voltage regt血tor의 저항 비와 커패시터에 의해 일정한 Vd[厂Vref를 제공하여 이전의 swing level을 유지하도록 하여 noise에 둔감한 output clocki- 얻을 수 있다. Vm를 높게 설정하여 Voltage swing level을 작게 가져감으로써 고속 동작을 보장하고 파워소모를 줄일 수 있게 설계하였다(2) Differential type의 delay cell 4개로 구성하여 8개의 multi-phase clock을 발생시키도록 하였다. 그림 3은 전하 펌프 출력전압에 따른 process variation에 대한 동작 주파수 범위를 보여준다.
- 또한 loop bandwidth# 최대한 reference clock 주파수와 가깝게 두어 즉, loop filter의 커패시터와 저항의 값을 줄여 빠른 locking time을 가지도록 구현하였다. 그리고 전하 펌프의 mismatch 양을 최소한으로 줄여 phase noise를 최소화 하였다. 또한 보드 설계는 PLL의 gain과 VCO의 잡음 전달 함수의최대값에서 칩의 자체 임피던스를 낮춰 전압 잡음에 따른 PLL의 jitter특성을 개선시켰다.
- 그림 1에서 보여 지듯이 programmable current mirror를 이용한 charge pump phase-looked loop (CPLL)을 제안한다. 이러한 구조는 divider 분주 비 N 에 따른 모든 출력 주파수에서 동일한 loop bandwidth 와 damping factor를 가진다, 그리고 phase frequency detector (PFD) 는 flip-flop대신에 pulsed latch를 사용
- 이러한 phase margin, loop bandwidth를 항상 일정한 value로 유지하기위해서 전하 펌프 current 를 divider 분주 비 N 에 비례하도록 하기위해 programmable current minor 를 loop 에 주가하여 charge pump의 current* 변화시켰다. 따라서 모든 줄력 주파수 reference r게:e와 stability는 동일하도록 PLL을 설계하였다.
- 또한 고속으로 동작하는 설계된 PLL같은 경우는 공급되는 voltage ripple이 시스템 자체의 성능에 큰 영향을 미친다. 따라서 설계된 PLL의 transfer function을 시뮬레이션으로 즉정하여그 bandwidth에서 자체 임피던스를 최소화되도록 보드를 설계하였다. 칩을 보드에 연결하여 자체 임피던스를 최소화하기 전과 후의 시뮬레이션을 서로 비교해 보드 설계에 따른 전원 잡음이 PLL의 성능에 어떠한 영향을 미치는지를 분석하였다.
- 따라서 설계된 PLLe 동작 범위 내에서 동일한 reference rate와 stability를 가진다. 또한 loop bandwidth# 최대한 reference clock 주파수와 가깝게 두어 즉, loop filter의 커패시터와 저항의 값을 줄여 빠른 locking time을 가지도록 구현하였다. 그리고 전하 펌프의 mismatch 양을 최소한으로 줄여 phase noise를 최소화 하였다.
- 동일한 bandwidth와 damping factor를 가진다. 또한 구현된 PLL의 gain과 VCO의 noise transfer functiori 에서최대값을 갖는 주파수에서 보드의 설계에 따른 칩의 자체 임피던스를 측정하여 PLL의 output jitter를 시뮬레이션 하였다. board위의 커패시터의 위치와 크기에 따라 PLL jitter 특성에 많은 영향을 미친다는 걸 시뮬레이션 상에서 증명하였다.
- 그리고 전하 펌프의 mismatch 양을 최소한으로 줄여 phase noise를 최소화 하였다. 또한 보드 설계는 PLL의 gain과 VCO의 잡음 전달 함수의최대값에서 칩의 자체 임피던스를 낮춰 전압 잡음에 따른 PLL의 jitter특성을 개선시켰다.
- 따라서 low-Q VCO인 ring oscillator를 사용하기 위해선 bandwidth를 크게 하여 빠른 response Tate로 VCO에 의한 jitter를 검출하여 erroi를 보정해야한다. 설계된 PLL에서 bandwidth를 크게 설계하여 phase noise, 즉 time domain에서 jitter 를 해결하였다.
- board위의 커패시터의 위치와 크기에 따라 PLL jitter 특성에 많은 영향을 미친다는 걸 시뮬레이션 상에서 증명하였다. 설계한 PLLe L8V의 동작 전압에서 넓은 주파수 동작 범위를 가지며 0.18-um CMOS공정을 사용하여 설계하였다. 그림 15는 설계된 PLL의 레이아웃이며 면적은 400x400 皿2이다.
- 따라서 보드의 설계 또한 시스템 설계에 반영해야 한다. 우선 PLL의 전체 면적 400x400 危에 C°x값을 곱하여 구한 커패시터값에 chip 디커플링 커패시터와 더해 Ccorc 구하고 layout에서 사용된 via와 contact을 병렬로 보고 R«)re 값을 도출했다. Cox와 R<ore 값은 각각 7.
- 따라서 설계된 PLL의 transfer function을 시뮬레이션으로 즉정하여그 bandwidth에서 자체 임피던스를 최소화되도록 보드를 설계하였다. 칩을 보드에 연결하여 자체 임피던스를 최소화하기 전과 후의 시뮬레이션을 서로 비교해 보드 설계에 따른 전원 잡음이 PLL의 성능에 어떠한 영향을 미치는지를 분석하였다.
이론/모형
- 4 nF과 8 m曲이다. 보드 모델링은 SPICE를 이용하여 그림 9과 같은 PEEC (partial element equivalent circuit) 모델로 구성하였고 각 단위 셀들은 R, L, G, C값을 갖는 회로들로 구성되며 각각의 셀의 크기 (w), 두 기판 사이의 거리 (d), 유전상수 (时, 기판 두께(t), 기판 투자율(Oc)의 파라미터 값을 이용하여 식 (6)으로 얻어진다.
- 설계된 PLL 의 실제 close loop transfer function을 보기 위해 reference clock에 lOOps의 jitter# 주파수에 따라 인가하여 즉 신호가 흔들리는 속도를 주파수 별로 인가하여 PLL의 input으로 입력하게 되면 그림 7과 같이 output 에도 signal jitter의 각 주파수에 따라서 jitter가 발생하게 된다. 이러한 input jitter를 주기위해 verilog-a의 timedelay function을 사용하였다. 각 주파수별로 input jitter에 대한 output jitter를 나누어주게 되면 그림 8와같은 close loop transfer function6] 나오게 되어 PLL 의 loop gain과 bandwidth를 측정할 수 있다.
성능/효과
- 또한 구현된 PLL의 gain과 VCO의 noise transfer functiori 에서최대값을 갖는 주파수에서 보드의 설계에 따른 칩의 자체 임피던스를 측정하여 PLL의 output jitter를 시뮬레이션 하였다. board위의 커패시터의 위치와 크기에 따라 PLL jitter 특성에 많은 영향을 미친다는 걸 시뮬레이션 상에서 증명하였다. 설계한 PLLe L8V의 동작 전압에서 넓은 주파수 동작 범위를 가지며 0.
- 그림 6은 공정 variatiori에 대한 각 output clock frequency에 따른 clock jitter를 시뮬레이션 하였다. 시뮬레이션 결과에서 보듯이 설계된 PLLe 600MHz이상의 output clock에서는 10ps 이하의 jitter를 가진다.
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