[논문]저전력 디지털 PLL의 설계에 대한 연구

이제현; 안태원

저전력 디지털 PLL의 설계에 대한 연구
A Study on the Design of Low Power Digital PLL 원문보기

電子工學會論文誌. Journal of the institute of electronics engineers of Korea. IE. 산업전자, v.47 no.2, 2010년, pp.1 - 7

초록
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이 논문에서는 PLL에 기반한 주파수 합성기의 구현에 있어서 전력 소모를 줄이기 위한 저전력 디지털 PLL의 구조 및 설계에 대하여 기술한다. 제안된 구조의 디지털 PLL에서는 초기 주파수 비교를 위하여 광대역 디지털 로직 직교상관기를 사용 하고, 최종 주파수 비교를 위하여 저전력 특성을 갖는 협대역 디지털 로직 직교상관기를 사용하여 디지털 제어 발진기의 주파수가 제어되도록 하였다. 또한 동작하지 않는 디지털 블록의 전력을 최소화하는 회로 기법을 적용함으로써 대기 전력 소모를 추가적으로 줄일 수 있도록 하였다. 제안된 디지털 PLL의 동작 및 저전력 특성은 MOSIS 1.8V $0.35{\mu}m$ CMOS 공정 조건에서 MyCAD를 이용한 설계 및 모의실험을 통해 검증하였으며, 20% 정도의 전력 소모 감소 효과를 확인하였다.

Abstract ▼ AI-Helper

This paper presents a low power digital PLL architecture and design for implementation of the PLL-based frequency synthesizers. In the proposed architecture, a wide band digital logic quadricorrelator is used for preliminary frequency detector and a narrow band digital logic quadricorrelator is used for final DCO control. Also, a circuit technique for reducing leakage current is adopted in order to minimize the standby mode power consumption of the deactivated block. The proposed digital PLL is designed and verified by MyCAD with MOSIS 1.8V $0.35{\mu}m$ CMOS technology, and the simulation results show that the power consumption can be lowered by more than 20%.

주제어

AI 본문요약
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문제 정의

본 논문에서는 PLL에 기반한 주파수 합성기의 구현에 있어서 전력 소모를 줄이기 위한 저전력 디지털 PLL의 구조에 대하여 기술하였다. 제안된 구조의 디지털 PLL에서는 초기 주파수 비교를 위하여 광대역 디지털 로직 직교상관기를 사용하였고, 최종 주파수 비교를 위하여 저전력 특성을 갖는 협대역 디지털 로직 직교상관기를 사용하여 디지털 제어 발진기의 주파수가 제어되도록 하였다.
본 논문에서는 이와 같은 관점에서 디지털 PLL 의 저전력 구현을 위하여 고속의 광대역 디지털 락킹과저전력의 협대역 디지털 락킹을 결합하여 전력 소모를 줄이고, 대기 전력 또한 최소화하는 디지털 PLL의 구조를 제안한다.

제안 방법

본 논문에서 설계한 DCO는 4비트 디지털 코드에 의해서 제어되는데, 실제적으로는 15비트의 온도계 코드 (thermometer code)를 필요로 한다. 이것은 각각의 인버터 셀의 ON/OFF가 단계적인 선형 특성의 코드에 의해 동작하기 때문이다闾
본 논문에서는 지연 셀 및 珂ip-Fkp을 다수 이용하는 방식 대신에 디지털 클록의 에지를 에너지 트래킹방식으로 순차 비교하여 그 주파수 및 위상 차이 성분을 출력하는 직교상관기 (quadricorrelatorX 적용하여구현상의 복잡도를 낮추고, 전력 소모를 줄이는 방식을 사용한다. 디지털 로직 직교상관기 (DLQ) 방식의 주파수 비교기를 사용할 경우 주파수 검출 특성이 ±20%에 제한되지만 Flip-Flop 4개와 게이트 4개로 매우 간단히 구현 가능하며, 광대역 디지털 로직 직교상관기 (WDLQ) 방식의 주파수 비교기를 사용하면 광대역 믹서에 4개의 Flip-Flop과 3개의 게이트가 필요하므로 전 1一
구조에 대하여 기술하였다. 제안된 구조의 디지털 PLL에서는 초기 주파수 비교를 위하여 광대역 디지털 로직 직교상관기를 사용하였고, 최종 주파수 비교를 위하여 저전력 특성을 갖는 협대역 디지털 로직 직교상관기를 사용하여 디지털 제어 발진기의 주파수가 제어되도록 하였다. 또한 동작하지 않는 디지털 블록의 전력을 최소화하는 희로 기법을 적용하게 되면, 대기 전력 소모를 추가적으로 줄이는 것이 가능하다.
15비트의 온도계 코드를 출력한다. 제안된 발진 제어 코드 생성기는 제어 입력의 하위 3비트 신호에 대한 온도계 코드 블록 (B2T_3bit)을 기본 블록으로 하여 최상위 비트 신호 (Q3)에 의해 제어 코드 출력의 하위 7 비트 (K7-K1) 및 상위 7비트 (K15-K9X 지정하는 로직에 의해 구현되며, 그 동작은 그림 11에 나타낸 모의실험 파형과 같다.

대상 데이터

본 논문에서 설계된 DCO는 4비트 디지털 코드에 의해서 주파수가 제어되는 인버터 기반 링 타입 발진기로서 그림 6과 같은 구조에서 외부 제어 신호에 의해 선택적으로 15개의 셀을 5개의 단으로 나누어 ON 또는 OFF 시킴에 따라 기본 셀 5개부터 20개까지 총 16가지의 주파수가 만들어지게 된다. 줄력 주파수 및 평균 전류의 모의실험 결과는 그림 8과 같다.

성능/효과

파형의 하단부에 나타낸 바와 같이, WDLQ 주파수 검출기는 주파수 검출 범위가 ±100%로 매우 넓지만 전력 소모가 많고, 상대적으로 협대역인 DLQ 주파수 검출기는 전력 소모가 적다. 기준 클록의 주파수와 DCO 출력의 주파수가 계속 비교되면서 fast 및 slow 신호에 의하여 DCO 클록이 DLQ 주파수 검출기의 특성 범위인 ±20% 이내에 들어오게 되면 락 검출기에서 자체적으로 주파수 검출기 제어 신호를 출력하여 전력 소모가 많은 광대역 주파수 검출기를 OFF 시키고, 전력 소모가 적은 협대역 주파수 검출기를 ON 시키는 동작을 볼 수 있다. 대부분의 전력 소모 개선은 주파수 검출기의 ON/OFF에 의한 것으로서 약 20% 감소하는 것으로 확인되 었다.
본. 논문에서 제안하는 DCO 제어 코드 생성기는 위의 표 1과 같이, 제어 입력의 하위 3비트 신호 (Q2〜 Q0)에 대한 온도계 코드를 최상위 비트인 Q3 신호에 의해 제어 코드 출력의 하위 7비트 및 상위 7비트를 지정하는 로직 구현에 의해 필요한 로직 회로를 줄여서 전력 소모 또한 감소시키는 효과를 갖게 된다. 표 1에서 음영으로 표시된 3비트 온도계 코드 생성기의 로직구현은 다음 표 2와 같이 모두 3입력 2단 로직으로 구성하여 지연 시간의 차이를 줄이도록 한다即.
기준 클록의 주파수와 DCO 출력의 주파수가 계속 비교되면서 fast 및 slow 신호에 의하여 DCO 클록이 DLQ 주파수 검출기의 특성 범위인 ±20% 이내에 들어오게 되면 락 검출기에서 자체적으로 주파수 검출기 제어 신호를 출력하여 전력 소모가 많은 광대역 주파수 검출기를 OFF 시키고, 전력 소모가 적은 협대역 주파수 검출기를 ON 시키는 동작을 볼 수 있다. 대부분의 전력 소모 개선은 주파수 검출기의 ON/OFF에 의한 것으로서 약 20% 감소하는 것으로 확인되 었다.
본 논문에서 설계된 디지털 주파수 비교기는 1.8V 0.35pm CMOS 공정 조건에서 MyCAD를 이용한 모의실험을 통해 검증하였으며 DCO 클록이 DLQ 주파수 검출기의 특성 범위 (士刘%) 안에 들어오게 되면 락 검출기에서 출력되는 신호가 Low에서 High로 바뀌면서 전력 소모가 많은 광대역 주파수 검출기를 OFF 시키는 동작을 확인하였다. 표 3에 정리된 모의실험에 의하면 평균 전력 소모가 약 20% 감소되는 것을 확인할 수 있다.
발진이 일어나도록 한다. 여기에 선택적으로 K1 에서 K15까지의 신호에 의해 15개의 추가 셀을 5개의 단으로 나누어 ON 또는 OFF 시킴에 따라 각 단의 지연시간이 줄어들 수 있도록 하는데, 가장 높은 주파수로 발진하는 경우는 15개의 추가 셀이 모두 ON 되는 경우이며, 결과적으로 기본 셀 5개부터 20개까지 종 16 가지의 주파수가 만들어지게 된다. 대기 전력을 최소화하기 위해서는 DCO 전체를 OFF 되도록 Fen 및 K1 〜 K15 신호에 Low 신호를 입력하면 된다.
또한 동작하지 않는 디지털 블록의 전력을 최소화하는 희로 기법을 적용하게 되면, 대기 전력 소모를 추가적으로 줄이는 것이 가능하다. 제안된 디지털 PLL의 동작 및 저전력 특성은 1.8V 0.35pm CMOS 공정 조건에서 MyCAD를 이용한 모의실험을 통해 검증하였으며, 대부분의 전력 소모 개선은 주파수 검출기의 ON/OFF에 의한 것으로서 약 20%의 전력 소모 감소 효과를 확인하였다. 따라서 제안된 구조는 최근의 휴대용 멀티미디어 통신 단말기 등에서 요구되는 저전력 디지털 주파수 합성기의 구현에 응용 가능한 것으로 사료된다.
이에 따라, 최근에는 PLL의 아날로그 블록 모두를 디지털 블록으로 대체하려는 연구가 많이 진행되고 있다図 이와 같이 ADPLL (All-Digital PLL) 이 선호되는 이유로는 다음과 같은 몇 가지가 있다. 첫째, 디지털 구현 방식은 아날로그 방식에 비하여 공정의 발달에 따른 스케일링 측면에서 유리하다. 또한 PLL의 설계에 필요한 필터를 디지털 방식으로 구현하게 되면 프로그래밍이 가능할 뿐만 아니라 웨이퍼 상의 면적도 적게 차지하게 되는 장점이 있다.

후속연구

35pm CMOS 공정 조건에서 MyCAD를 이용한 모의실험을 통해 검증하였으며, 대부분의 전력 소모 개선은 주파수 검출기의 ON/OFF에 의한 것으로서 약 20%의 전력 소모 감소 효과를 확인하였다. 따라서 제안된 구조는 최근의 휴대용 멀티미디어 통신 단말기 등에서 요구되는 저전력 디지털 주파수 합성기의 구현에 응용 가능한 것으로 사료된다.

참고문헌 (7)

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이준홍, 황상훈, 송민규, "UWB 시스템을 위한 1.8V 8-bit 500MSPS 저전력 CMOS D/A 변환기의 설계," 대한전자공학회 논문지, 제43권 SD편 제12호, 15-22쪽, 2006년 12월.

저자의 다른 논문 :

표제어: PCR

동의어: Packet Collision Rate

용어 설명 출처 목록 (6)

용어 설명: PCR은 세균 특이성이 있는 primer를 이용하여 적은 수의 세균이 있을지라도 쉽게 검출할 수 있는 유용한 방법이며, 이를 이용하여 구강 내 치면세균막이나 타액에서 직접 세균을 검출할 수 있게 되었다[8].

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