[논문]LCD 구동 IC를 위한 Power-Up 순차 스위치를 가진 Latch-Up 방지 기술

최병호; 공배선; 전영현

LCD 구동 IC를 위한 Power-Up 순차 스위치를 가진 Latch-Up 방지 기술
Latch-Up Prevention Method having Power-Up Sequential Switches for LCD Driver ICs 원문보기

電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체, v.45 no.6 = no.372, 2008년, pp.111 - 118

최병호 (삼성전자 반도체총괄) , 공배선 (성균관대학교 정보통신공학부) , 전영현 (삼성전자 반도체총괄)

초록
AI-Helper

액정 구동 IC에서 발생하는 기생 p-n-p-n 회로의 래치업 문제를 개선하기 위해 power-up 순서상에 순차 스위치를 삽입하는 방법을 제안하였다. 제안된 순차 스위치는 2차-승압회로와 3차-승압회로 내에 삽입되며, power-up 순서상에서 해당 승압회로가 동작하기 전에 기생 p-n-p-n 회로의 분리된 에미터-베이스 단자를 순차적으로 연결하게 된다. 제안된 구조의 성능을 검증하기 위해 0.13-um CMOS 공정을 이용하여 테스트 IC를 설계 제작하였다 측정 결과, 기존의 경우 $50^{\circ}C$에서 액정 구동 전압이 VSS로 수렴하면서 과전류를 동반하며 래치업 모드로 진입하였으나, 제안 회로를 삽입한 경우는 고온($100^{\circ}C$)에서도 정상 전류 0.9mA와 정상 액정 구동 전압을 나타내어 래치업이 방지되고 있음을 확인하였다.

Abstract ▼ AI-Helper

In this paper, novel latch-up prevention method that employs power-up sequential switches has been proposed to relieve latch-up problem in liquid crystal display (LCD) driver ICs. These sequential switches are inserted in the 2'nd and 3'rd boosting stages, and are used to short the emitter-base terminals of parasitic p-n-p-n circuit before relevant boosting stages are activated during power-up sequence. To verily the performance of the proposed method, test chips were designed and fabricated in a 0.13-um CMOS process technology. The measurement results indicated that, while the conventional LCD driver If entered latch-up mode at $50^{\circ}C$ accompanying a significant amount of excess current, the driver IC adopting the proposed method showed no latch-up phenomenon up to $100^{\circ}C$ and maintained normal current level of 0.9mA.

주제어

AI 본문요약
AI-Helper

* AI 자동 식별 결과로 적합하지 않은 문장이 있을 수 있으니, 이용에 유의하시기 바랍니다.

문제 정의

래치 업을 일으키는 트리거링 요인들은 여러 가지가 있으며, 전압 overshoot과 undershoot, 정격 전압초과, 그리고, 부적절한 power-up 순서 등이 그 대표적인 예이다.(1) 본 논문에서는 액정구동 IC에서의 래치업 문제를 해결하고자, 외장 쇼키 다이오드를 없애고 내부 순차 승압 회로에 래 치업 방지 회로를 내장하는 기술을 제안하고자 한다.
본 논문에서는 액정구동 IC의 순차승압회로의 래치 업 발생 문제를 해결하기 위해 power-up 순서에 순차 스위치 삽입 방법을 제안하였다. 즉, 승압회로의 승압 순서에 맞춰 순차 동작하는 스위치를 삽입함으로써, 기생 회로의 에미터-베이스 분리 문제를 해결하고, 외장 쇼키 다이오드 사용 시 발생하는 ITO 패턴 저항 문제를 해결하였다.

가설 설정

첫째, 외부 콤포넌트(component)가 추가적으로 필요하여 원가 상승의 원인이 되며, 쇼키 다이오드를 연결할 보드 공간의 제약으로 인해 보드아eink의 제약요건이 된다. 둘째, ITO 패턴의 저항을 일정한 수치 이내로 관리해야 한다. 왜냐하면, 쇼키 다이오드를 외장연결하기 위해서는 보드상에 ITO(Indium Tin Oxide) 를 증착하여 연결 패턴으로 사용한다.

제안 방법

래치업은 고온으로 갈수록 취약해지므로 온도는 30℃에서부터 100℃까지 10℃ 단위로 측정하였으며, 래치업 트리거링에 가장 영향을 많이 미치는 전압인 Vme 2V, 4V로 이원화해서 검증을 진행하였다.
본 논문에서 제안된 래치업방지 기술의 성능을 확인하기 위하여, 제안된 회로를 탑재한 액정구동 IC를 0.13um CMOS 공정을 이용하여 설계제작 후 그 특성을 측정하였다, 성능 검증을 위하여 총 3가지 종류의 승압 회로를 설계하였는데, 이들은 각각, 기생 회로의에미터, 베이스가 분리됨으로 인해 래치업이 발생하기 쉬운 구조적인 취약점을 가지고 있는 승압회로 (기존 A), 래 치업 방지를 위해 쇼키 다이오드를 외장하고 연결을 위한 ITO 패턴 저항 200Q을 삽입한 승압회로 (기존B), 그리고 power-up 순서에 순차 스위치를 내장하여 에미터-베이스를 스위치 ron 저항으로 다시 연결해 준 제안된 승압회로(제안)이다. 제안된 기술을 적용한 승압회로의 레이아웃(layout)은 그림 10에 나타나 있고, 래치 업 검증에 사용된 시스템의 사진은 그림 11 에 나타나 있다.
설계된 회로에 대한 평가를 위하여, power-up 순서대로 동작을 시키면서 액정구동 전압Vh, Vl과 동작전류(Idd)의 수준을 체크하여래치업 발생 유무를 확인하였다. 래치업은 고온으로 갈수록 취약해지므로 온도는 30℃에서부터 100℃까지 10℃ 단위로 측정하였으며, 래치업 트리거링에 가장 영향을 많이 미치는 전압인 Vme 2V, 4V로 이원화해서 검증을 진행하였다.
기존의 래치업 방지기술을 살펴보면 다음과 같다. 첫 번째 방법은, p-n-p-n 트리거링을 막기 위해 anode 에 직렬로 diode를 추가하여 diode tum-on 전압만큼 기생 회로의 파워를 떨어뜨림으로써 래치업 발생을 억제하는 것이다.⑹ 하지만, 이 방법은 액정구동 ic에는적용할 수가 없다.

대상 데이터

그림 7에 나타나 있다. 그림 7은 제안된 회로의 수직구조 및 기생둥가회로인데, 그림 6에 나타나 있는 외장 쇼키 다이오드를 제거한 대신 QI, Q2의 에미터-베이스 간에 스위치 Nl, N₂를 내장하였다. 내장된 스위치는 분리된 QI, Q2의 에미터-베이스를 스위치 Ron 저항으로 연결한다.

성능/효과

5mA 수준의 과전류를 나타내었다. 하지만, 제안된 방식의 경우는 100"C에서도정상 수준0.95mA를 유지하고 있음을 알 수 있다.
그림 12-(a)에 나타난 바와 같이, Vm 2.0V에서 기존 A, 기존 B가 각각 70℃, 90笆에서 래치업이 발생하여 Vh가 Vss 로 떨어졌으나, 제안된 방식의 경우는 100℃에서도 정상 수준 8.9V를 유지하였다. 또한, 그림 12-(b)에 나타난 바와 같이, VM 4.
9V를 유지하였다. 또한, 그림 12-(b)에 나타난 바와 같이, VM 4.0V에서는 기존 A, 기존B가 각각 5 0℃, 70℃에서 래치업이 발생하여 Vh가 Vss로 떨어졌으나, 제안된 방식의 경우는 100笆에서도 정상 수준 9.4V를 유지함을 확인하였다.
즉, 승압회로의 승압 순서에 맞춰 순차 동작하는 스위치를 삽입함으로써, 기생 회로의 에미터-베이스 분리 문제를 해결하고, 외장 쇼키 다이오드 사용 시 발생하는 ITO 패턴 저항 문제를 해결하였다. 또한, 외장 콤 포넌트를 없앰으로써 PCB 공간의 제약 극복 및 비용을 줄일 수 있었다. 본 기술이 적용된 액정구동 IC 제작을 통한 실험 결과, 고온 10 0笆까지 래치업이 발생하지 않음을 확인하였다.
또한, 외장 콤 포넌트를 없앰으로써 PCB 공간의 제약 극복 및 비용을 줄일 수 있었다. 본 기술이 적용된 액정구동 IC 제작을 통한 실험 결과, 고온 10 0笆까지 래치업이 발생하지 않음을 확인하였다. 이러한 방식의 순차 스위치는 액정구동 IC 뿐만 아니라 순차 승압을 사용하는 모든 시스템에 폭넓게 적용하여 래치 업을 방지할 수 있는 좋은 방법이 될 것으로 기대된다.
그런데, ITO 패턴저항이 통상 100~200Q 수준이게 때문에, 쇼키 다이오드의 trun-on 전압과 저항을 통한 전압 상승으로 인해 Q2가 tum-on되어 래치업트리거링이 될 수 있기 때문이다. 셋째, 고온 또는 Vm 전압이 높아질수록 래치업특성이 나빠지게 된다. 온도가 올라가게 되면 Q2의 forward 전압이 떨어지면서 Vl 승압 전류가 커져 ITO 배선을 통한 전압 상승이 더 커지는 효과가 있고, 이로 인해, Q2의 Brn-on이 더 쉽게 발생하는 경향이 있다.
표에서 보는 바와 같이, power-up 순서에 맞춰 순차적으로 동작하는 래치 업 방지회로를 내장한 방식은 Vm의 전압 값에 상관없이 고온1(XTC까지 정상 동작을 하여 래치 업 무관한 특성을 나타내었다. 액정구동 IC의 일반적인 온도 보증 범위는 -30~70笆이므로 제안된 방식은 고온 70℃ 대비 +42%인 100笆까지 래치 업 무관한 특성을 나타내어 액정 구동 IC의 온도보증 범위를 충분히 보장하고 있음을 알 수 있다.
삽입 방법을 제안하였다. 즉, 승압회로의 승압 순서에 맞춰 순차 동작하는 스위치를 삽입함으로써, 기생 회로의 에미터-베이스 분리 문제를 해결하고, 외장 쇼키 다이오드 사용 시 발생하는 ITO 패턴 저항 문제를 해결하였다. 또한, 외장 콤 포넌트를 없앰으로써 PCB 공간의 제약 극복 및 비용을 줄일 수 있었다.
표1에 요약하여 나타내었다. 표에서 보는 바와 같이, power-up 순서에 맞춰 순차적으로 동작하는 래치 업 방지회로를 내장한 방식은 Vm의 전압 값에 상관없이 고온1(XTC까지 정상 동작을 하여 래치 업 무관한 특성을 나타내었다. 액정구동 IC의 일반적인 온도 보증 범위는 -30~70笆이므로 제안된 방식은 고온 70℃ 대비 +42%인 100笆까지 래치 업 무관한 특성을 나타내어 액정 구동 IC의 온도보증 범위를 충분히 보장하고 있음을 알 수 있다.

후속연구

본 기술이 적용된 액정구동 IC 제작을 통한 실험 결과, 고온 10 0笆까지 래치업이 발생하지 않음을 확인하였다. 이러한 방식의 순차 스위치는 액정구동 IC 뿐만 아니라 순차 승압을 사용하는 모든 시스템에 폭넓게 적용하여 래치 업을 방지할 수 있는 좋은 방법이 될 것으로 기대된다.

참고문헌 (7)

Robert Ching-yuh Fang, "Latchup model for the parasitic p-n-p-n path in bulk CMOS" IEEE Transactions on electron devices, vol. ED-31, pp. 1-3, 1984
Catherine Redmond, "Winning the battle against latch-up in CMOS analog switches" Analog Dialogue, pp. 2, 2001
Phillip E. Allen, "CMOS Analog Circuit Design" pp. 51-53, 2002
Alan G. Lewis, "Latchup Suppression in Fine-Dimension Shallow p-Well CMOS Circuits" IEEE Transactions on electron devices, vol. ED-31, pp. 2, 1984
A.H.Johnston, "The Effect of Temperature on Single-Particle Latch-up" IEEE Transactions on nuclear science, vol. 38, pp. 5-6
Catherine Redmond, "Winning the battle against latch-up in CMOS analog switches" Analog Dialogue, pp. 2, 2001
Jeng-Jie Peng, "Latchup Current Self-Stop Circuit for Whole-Chip Latchup Prevention in Bulk CMOS Integrated Circuits" IEEE Analog IP Technology Section SoC Technology Center, pp. 1-2, 2002

저자의 다른 논문 :

표제어: PCR

동의어: Packet Collision Rate

용어 설명 출처 목록 (6)

용어 설명: PCR은 세균 특이성이 있는 primer를 이용하여 적은 수의 세균이 있을지라도 쉽게 검출할 수 있는 유용한 방법이며, 이를 이용하여 구강 내 치면세균막이나 타액에서 직접 세균을 검출할 수 있게 되었다[8].

내보내기 구분	파일저장 인쇄 메일전송
구성항목	기본정보 상세정보 관리번호, 논문명, 저널/프로시딩명, 저자 , 발행년, 권, 호, 시작페이지, 끝페이지, 발행기관 관리번호, 논문명, 대등논문명, 저자 , 저널/프로시딩명, 발행기관, 발행년, 발행언어, 권, 호, 시작페이지, 끝페이지, ISBN, ISSN, 주제분야, 키워드, 초록(한글), 초록(영문), 저자(소속기관)
저장형식	Text(ASCII format) Excel format RefWorks Direct Export RIS format (for Reference Manager, ProCite, EndNote), Scholar's Aids, Mendeley
메일정보	받는사람 (필수) @ 보내는사람 (선택) @ 제목 내용 KISTI 검색결과 이메일 서비스
안내	총 건의 자료가 검색되었습니다. 다운받으실 자료의 인덱스를 입력하세요. (1-10,000) 검색결과의 순서대로 최대 10,000건 까지 다운로드가 가능합니다. 데이타가 많을 경우 속도가 느려질 수 있습니다.(최대 2~3분 소요) 다운로드 파일은 UTF-8 형태로 저장됩니다. 파일의 내용이 제대로 보이지 않을실 때는 웹브라우저 상단의 보기 -> 인코딩 -> 자동선택 여부를 확인하십시오. ~ Text(ASCII format) Excel format

연합인증

LCD 구동 IC를 위한 Power-Up 순차 스위치를 가진 Latch-Up 방지 기술
Latch-Up Prevention Method having Power-Up Sequential Switches for LCD Driver ICs 원문보기

초록
AI-Helper

Abstract ▼ AI-Helper

주제어

AI 본문요약
AI-Helper

문제 정의

가설 설정

제안 방법

대상 데이터

성능/효과

후속연구

참고문헌 (7)

이 논문을 인용한 문헌

저자의 다른 논문 :

관련 콘텐츠

원문 보기

원문 URL 링크

이 논문과 함께 이용한 콘텐츠

AI-Helper ※ AI-Helper는 오픈소스 모델을 사용합니다.

선택된 텍스트

연합인증

LCD 구동 IC를 위한 Power-Up 순차 스위치를 가진 Latch-Up 방지 기술 Latch-Up Prevention Method having Power-Up Sequential Switches for LCD Driver ICs 원문보기

초록 용어보기논문에서 용어와 풀이말을 자동 추출한 결과로, 시범 서비스 중입니다. AI-Helper

Abstract ▼ AI-Helper

주제어

AI 본문요약 엑셀 다운로드 AI-Helper

문제 정의

가설 설정

제안 방법

대상 데이터

성능/효과

후속연구

참고문헌 (7)

이 논문을 인용한 문헌

저자의 다른 논문 :

최병호 (1) 공배선 (21) 전영현 (11)

관련 콘텐츠

원문 보기

원문 URL 링크

이 논문과 함께 이용한 콘텐츠

AI-Helper ※ AI-Helper는 오픈소스 모델을 사용합니다.

선택된 텍스트

LCD 구동 IC를 위한 Power-Up 순차 스위치를 가진 Latch-Up 방지 기술
Latch-Up Prevention Method having Power-Up Sequential Switches for LCD Driver ICs 원문보기

초록
AI-Helper

AI 본문요약
AI-Helper