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저전력 아날로그 회로기술
Low-Power Analog Circuit Design 원문보기

전자통신동향분석 = Electronics and telecommunications trends, v.23 no.6 = no.114, 2008년, pp.81 - 91  

전영득 (한국전자통신연구원 아날로그신호처리팀) ,  조민형 (한국전자통신연구원 아날로그신호처리팀) ,  이희동 (한국전자통신연구원 아날로그신호처리팀) ,  권종기 (한국전자통신연구원아날로그신호처리팀) ,  김종대 (한국전자통신연구원 NT융합부품연구부)

초록
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CMOS 공정의 가속적인 스케일링에 의해 CMOS 기술은 종래의 마이크론기술에서 나노기술로 변해가고 있다. 이러한 반도체 소자 및 제작기술에 따른 온도와 공정의 변화에 매우 민감한 부분인 아날로그 회로는 설계 초기단계에서 중요한 요소들(이득, 누설 전류, 잡음 및 부정합 등)을 재검토할 필요가 있다. 또한, 나노 CMOS 공정을 사용한 1.0 V 이하의 저전압 동작에서는 아날로그 신호의 동적영역 확보가 어렵고 잡음이 증가하므로 새로운 패러다임을 적용한 혁신적인 아날로그 회로기술 개발이 필요한 실정이다. 이에 따라, 본 고에서는 그린기술(green technology)의 한 요소로서, 나노 CMOS 공정기술을 이용한 1.0 V 이하 전원전압의 저전력 아날로그 회로기술 동향과 관련 특허동향에 대해서 살펴보고자 한다.

AI 본문요약
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* AI 자동 식별 결과로 적합하지 않은 문장이 있을 수 있으니, 이용에 유의하시기 바랍니다.

문제 정의

  • CMOS 공정의 미세화에 따라 몇 가지 주요 아날로그 회로기술에 대한 기술 동향을 살펴보고자 한다.
  • 0 V 근방의 전원전압에서 동작하는 저전압 설계가 매우 중요한 관심사가 되고 있다. 본 고에서는 저소비전력 (low power) 특성과 함께 신호 대비 잡음 (SNR) 및 동작속도 등을 보장하기 위한 저전력 아날로그 회로설계 기술의 최근 동향에 대해 기술한다.

가설 설정

  • " data-ocr-fix="">수 있다. 0.18 “m CMOS 공정에서는 1.8 V 전원전압을 사용하기 때문에 NMOS(MN1) 및 PMOS(MP1) 의 匕宏 전압을 0.2 V로 가정한다면 출력전압은 최대 1.4 V까지 가능하다. 그러나 90 nm 이하의 미세공정에서는 1.
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