[논문]고전압 집적회로를 위한 래치업-프리 구조의 HBM 12kV ESD 보호회로

박재영; 송종규; 장창수; 김산홍; 정원영; 김택수

고전압 집적회로를 위한 래치업-프리 구조의 HBM 12kV ESD 보호회로
A 12-kV HBM ESD Power Clamp Circuit with Latchup-Free Design for High-Voltage Integrated Circuits 원문보기

電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체, v.46 no.1 = no.379, 2009년, pp.1 - 6

박재영 ((주)동부하이텍) , 송종규 ((주)동부하이텍) , 장창수 ((주)동부하이텍) , 김산홍 ((주)동부하이텍) , 정원영 ((주)동부하이텍) , 김택수 ((주)동부하이텍)

초록
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고전압 소자에서 스냅백 이후의 유지 전압은 구동전압에 비해 매우 작아서 고전압 MOSFET이 ESD(ElecroStatic Discharge) 파워클램프로 바로 사용될 경우 래치업 문제를 일으킬 수 있다. 본 연구에서는 스택 바이폴라 소자를 이용하여 래치업 문제가 일어나지 않는 구조를 제안하였다. 제안된 구조에서는 유지 전압이 구동전압 보다 높으므로 래치업 문제가 발생하지 않으면서, 기존의 다이오드를 사용한 고전압 파워클램프에 비해 면적이 작으며, 내구성 측면에서 800% 성능향상이 있게 되었다. 제안된 구조는 $0.35{\mu}m$ 60V BCD(Bipolar-CMOS-DMOS) 공정을 사용하여 제작되었으며, TLP(Transmission Line Pulse) 장비로 웨이퍼-레벨 측정을 하였다.

Abstract ▼ AI-Helper

The holding voltage of high-voltage devices under the snapback breakdown condition has been known to be much smaller than the operating voltage. Such characteristics cause high-voltage ICs to be susceptible to the transient latch-up failure in the practical system applications, especially when these devices are used as the ESD(ElectroStatic Discharge) power clamp circuit. A new latchup-free design of the ESD power clamp circuit with stacked-bipolar devices is proposed and successfully verified in a $0.35{\mu}m$ 3.3V/60V BCD(Bipolar-CMOS-DMOS) process to achieve the desired ESD level. The total holding voltage of the stacked-bipolar devices in the snapback breakdown condition can be larger than the operating voltage. Proposed power clamp operates safely because of the high holding voltage. From the measurement on the devices fabricated using a $0.35{\mu}m$ BCD Process, it was observed that the proposed ESD power clamp can provide 800% higher ESD robustness per silicon area as compared to the conventional clamps with a high-voltage diode.

주제어

AI 본문요약
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문제 정의

래치업 문제가 발생하거나 큰 면적을 차지하는 기존 고전압 파워클램프의 단점을 해결하기 위해 본 논문에서는 스택 바이폴라 파워클램프를 제안한다. 제안된 구조는 유지전압이 구동전압 보다 높아 래치업 문제가 발생하지 않는 구조이면서도, 고전압 다이오드에 비해 면적이 작은 장점을 갖는다.
본 연구에서는 위와 같은 문제를 해결하기 위해 래치 업 문제가 발생하지 않는 구조이면서도 면적이 작은 스택 바이폴라ESD 파워클램프를 제안하고, 0.35呻 3.3V/60V BCD(Bipolar-CMOS-DMOS) 공정을 통하여 실제 제작하여 그 성능을 검증하였다.

제안 방법

기존에 ESD 파워클램프로 사용되었던 ggLDMOS와고전압 다이오드의 문제를 분석하고, 이 문제를 해결한 스택 바이폴라 ESD 파워클램프를 제안하였다. 제안된 소자는 유지전압이 구동전압보다 높기에 래치업 문제가 없는 구간에서 동작하도록 설계되었으며, 0.
본 논문에서 제안한 바이폴라 구조는 바이폴라 소자를 3단으로 쌓은 트리플 스택 바이폴라 구조로 유지전압이 단위 바이폴라 소자의 유지 전압의 3배인 70V이다. 이것은 각각의 소자가 NBL(N-Buried Layer)로 인해 P형 기판으로부터 격리되어 있기에 가능하다.
이 방법을 고전압 파워클램프에도 동일하게 적용하여 ggLDMOS를 설계하여 0.35 /m 3.3V/60V BCD 공정을 통하여 실제 제작하여 그 성능을 검증하였다. 그림 1은 제작된 ggLDMOS 의 I-V 특성을 TLPCTransmission Line Pulse) 장비로 측정한 결과이다.
또한 가드링의 설계는 소자의 포워드 특성도 고려해야 하는 ESD 보호회로의 특성 상 매우 중요하다. 제안된 구조에서는 온- 저항(Ron)의 특성을 좋게 하기 위하여, VSS에서 VDD 로 직접적인 통로가 생기도록 하는 기생 다이오드 D3 를 갖게 설계하였다.
제안된 구조의 이차 항복전류(It2)는 8A로 HBM ESD 레벨로 환산하면 HBM 12kV이다. 이것은 고전압 집적회로 업계에서 통상적으로 요구되는 HBM 8kV를 훨씬 상회하는 결과로 제안된 구조가 내구성 측면에서 아주우수함을 보여준다.
제안된 소자는 유지전압이 구동전압보다 높기에 래치업 문제가 없는 구간에서 동작하도록 설계되었으며, 0.35/en 3.3V/60V BCD 공정을 사용하여 제작하여 TLP 장비로 검증하였다. 제안된 파워클램프는 고전압 집적회로를 위해 HBM 8kV를 목표로 하였으며, 면적이 110pm X 240pm일 때, HBM 12kV급 ESD 보호회로임을 확인하였다.
또한 동일한 구성인 grounded-gate LDMOS (ggLDMOS) 또는 고전압 다이오드 등이 고전압 ESD 보호회로에 적용되기도 한다. 하지만 고전압 파워클램프에 이들을 사용할 때 곤란한 점들이 있는데, 본 장에서 이들 보호회로를 실제 제작한 후 측정결과를 통해 함께 검토한다.
35 pm BCD 공정에서 제작된 바이폴라 소자의 유지전압은 23V로 유지전압이 10V 미만인 LDMOS에 비해 2배 이상 높다. 하지만 이 역시 60V의 동작 전압에 비하면 많이 낮은데, 이것을 극복하기 위해 스택 바이폴라 구조를 제안하여 유지전압이 60V 이상인 ESD 파워클램프를 개발하였다. 그림 3은 제안된 스택 바이폴라 파워클램프의 구조도이다.

대상 데이터

problem) 이다. 사용된 파워 다이오드의 페리 미터(perimeter)는 4073 pm 이며, 전체 면적은 191pm X 324pm로 아주 크며, 단위 페리미터 당 감당할 수 있는 전류는 565 nA/“m, 단위 면적당 감당할 수 있는 전류는 37 nA/印n2으로 아주 작다. 그러므로 파워 다이오드를 고전압 ESD 파워클램프로 사용할 수는 있지만, HBM 8kV를 만족하는 ESD 보호회로를 구성하는 것은 어렵다.

데이터처리

특히 면적 측면에서 기존 고전압 다이오드를 800% 이상 개선하였다. 표 1에서는 기존 고전압 다이오드와 제안한 구조를 비교하였다.

성능/효과

높다. 0.35 pm BCD 공정에서 제작된 바이폴라 소자의 유지전압은 23V로 유지전압이 10V 미만인 LDMOS에 비해 2배 이상 높다. 하지만 이 역시 60V의 동작 전압에 비하면 많이 낮은데, 이것을 극복하기 위해 스택 바이폴라 구조를 제안하여 유지전압이 60V 이상인 ESD 파워클램프를 개발하였다.
또한 제안된 구조는 ESD 내구성 (Robustness) 측면에서 아주 우수하다. TLP 측정치를 일반적인 ESD 내구성 평가 기준인 HBM(Human Body Model) ESD 레벨로 변환할 수 있고 이것은 식 (1)과 같이 표현된다的.
환산하면 HBM 12kV이다. 이것은 고전압 집적회로 업계에서 통상적으로 요구되는 HBM 8kV를 훨씬 상회하는 결과로 제안된 구조가 내구성 측면에서 아주우수함을 보여준다.
이와 같이 본 논문에서 제안된 스택 바이폴라 ESD 파워클램프는 래치업과 면적, 두 가지 측면에서 아주 우수하다. 유지전압이 구동전압에 비해 크기 때문에 래치 업 문제가 일어나지 않으면서 면적도 작다.
스택 바이폴라 파워클램프를 제안한다. 제안된 구조는 유지전압이 구동전압 보다 높아 래치업 문제가 발생하지 않는 구조이면서도, 고전압 다이오드에 비해 면적이 작은 장점을 갖는다.
특성 결과이다. 제안된 구조의 유지 전압은 69V로 단위 바이폴라 소자의 유지전압인 23V보다 정확히 3배가 크다. 또한 이것은 구동전압인 WV 보다 크기 때문에 앞에서 언급한 래치업 문제가 발생하지 않는 래치 업 프리 방법으로 설계된 구조(Latch-up free design) 이다.
제안된 파워클램프는 고전압 집적회로를 위해 HBM 8kV를 목표로 하였으며, 면적이 110pm X 240pm일 때, HBM 12kV급 ESD 보호회로임을 확인하였다. 제안된 스택 바이폴라 구조의 고전압 ESD 파워클램프는 단위 너비 당 ESD 내구성이 기존 연구 결과를 토대로 제작된 고전압 다이오드 ESD 파워클램프보다 단위면적 당 전류량 측면에서 800% 이상 우수하며래치업 문제를 일으키지 않는 안전한 영역 내에서 동작함을 확인하였다.
3V/60V BCD 공정을 사용하여 제작하여 TLP 장비로 검증하였다. 제안된 파워클램프는 고전압 집적회로를 위해 HBM 8kV를 목표로 하였으며, 면적이 110pm X 240pm일 때, HBM 12kV급 ESD 보호회로임을 확인하였다. 제안된 스택 바이폴라 구조의 고전압 ESD 파워클램프는 단위 너비 당 ESD 내구성이 기존 연구 결과를 토대로 제작된 고전압 다이오드 ESD 파워클램프보다 단위면적 당 전류량 측면에서 800% 이상 우수하며래치업 문제를 일으키지 않는 안전한 영역 내에서 동작함을 확인하였다.
유지전압이 구동전압에 비해 크기 때문에 래치 업 문제가 일어나지 않으면서 면적도 작다. 특히 면적 측면에서 기존 고전압 다이오드를 800% 이상 개선하였다. 표 1에서는 기존 고전압 다이오드와 제안한 구조를 비교하였다.

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상세보기
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상세보기
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저자의 다른 논문 :

표제어: PCR

동의어: Packet Collision Rate

용어 설명 출처 목록 (6)

용어 설명: PCR은 세균 특이성이 있는 primer를 이용하여 적은 수의 세균이 있을지라도 쉽게 검출할 수 있는 유용한 방법이며, 이를 이용하여 구강 내 치면세균막이나 타액에서 직접 세균을 검출할 수 있게 되었다[8].

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