[논문]130 nm CMOS 공정을 이용한 K-Band 주파수 분배기 설계

남상규; 박득희; 김성균; 김병성

doi:10.5515/kjkiees.2009.20.10.1107

130 nm CMOS 공정을 이용한 K-Band 주파수 분배기 설계
Design of K-Band Frequency Divider Using 130 nm CMOS Process 원문보기

韓國電磁波學會論文誌 = The journal of Korean Institute of Electromagnetic Engineering and Science, v.20 no.10=no.149, 2009년, pp.1107 - 1113

남상규 (성균관대학교 정보통신공학부) , 박득희 (삼성전기중앙연구소 UM Solution Lab) , 김성균 (성균관대학교 정보통신공학부) , 김병성 (성균관대학교 정보통신공학부)

초록
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본 논문에서는 K-Band에서 동작하는 1/2 주파수 분배기를 130 nm CMOS 공정을 이용하여 설계하고 제작한 결과를 보인다. 피드백 방식의 밀러 주파수 분배기는 20~25 GHz에서 동작하며 바이어스 전압 1.2 V에서 7.2 mW의 전력을 소모하고 코어 회로의 레이아웃 크기는 $315{\times}246\;um^2$이다. 밀러 주파수 분배기의 출력 신호를 2분 주시키기 위한 CML(Current Mode Logic) 주파수 분배기는 8.5~13 GHz에서 동작하며 5.7 mW의 전력을 소모하고, 코어 회로의 레이아웃 크기는 $91{\times}98\;um^2$이다. 또한 두 주파수 분배기를 결합하여 20~25 GHz의 입력 신호가 4분주되어 출력됨을 확인하였다.

Abstract ▼ AI-Helper

In this paper, the design and implementation of K-Band frequency dividers using 130 nm CMOS process are presented. A Miller frequency divider is presented, which realizes a division range from 20 to 25 GHz with 7.2 mW power consumption from 1.2 V supply. The layout size of the core circuit is about $315{\times}246\;um^2$. In addition, a CML frequency divider which divides the output signal of the Miller frequency divider is also presented, which realizes a division range from 8.5 to 13 GHz with 5.7 mW power consumption. The layout size of the CML core is about $91{\times}98\;um^2$. Cascading the Miller and CML frequency dividers, we confirmed the divide-by-4 operation for the input signal from 20 to 25 GHz.

주제어

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문제 정의

본 논문에서는 130 nm RF CMOS 공정을 이용하여 밀러 주파수 분배 기 와 CML 주파수 분배 기를 설계하고 제작하였다. 측정 결과 밀러 주파수 분배기는 20~25 GHz에서 동작하며 7.
특히, 동작주파수를 높이 기 위해서 injection-locking 분배기, 밀러 주파수 분배기, CML(Current Mode Logic) 주파수 분배 기 가 주로 연구되고 있다1~同. 본 논문에서는 K-Band PLL의 초단 분배 기로 밀러 주파수 분배 기 와 CML 주파수 분배기를 설계, 제작, 평가하였으며, 이를 이용하여 4 분주 주파수 분배기를 제작한 결과를 제시한다.

제안 방법

그림 6은 25 GHz의 입력 신호를 인가하였을 때 주파수가 2분주 되어 출력된 결과이다. 밀러 주파 수분 배기의 출력에 저항(5 kQ)을 사용하여서 즉정할때 입력 임피던스가 50 Q인 계측기의 로딩 효과를 받지 않도록 하였다. 따라서, 측정 결과는 100:1 전압 분배되어 40 dB 감소한다.
또한, ■爲/2의 신호가 통과할 수 있도록 인덕터와 트랜지스터의 기생 캐패시턴스로 LC 탱크 회로를 구성하였다. 회로도에나와 있는 2개의 인덕터는 레이아웃 크기를 고려하여 가운데 탭이 있는 하나의 인덕터로 시뮬레이션 하여 설계하였으며, 트랜지스터 M, 과 构과 血, M와 泌6의 게이트 폭은 각각 32 um, 18 um, 60 um이다. 그림 3은 25 GHz의 입력 신호(진폭은 400 mV)를 인가하였을 때의 시뮬레이션 결과이며, 주파수가 2분주 되는 것을 확인할 수 있다.

대상 데이터

제작한 회로의 현미경 사진이다. 입력단은 SGS 패드를 사용하였으며, 출력단은 GSG 패드를 사용하였다. 밀러 주파수 분배기 코어 회로의 칩 사이즈는 91x98 un?이고, VDD가 1.

성능/효과

밀러 주파 수분 배기의 출력에 저항(5 kQ)을 사용하여서 즉정할때 입력 임피던스가 50 Q인 계측기의 로딩 효과를 받지 않도록 하였다. 따라서, 측정 결과는 100:1 전압 분배되어 40 dB 감소한다. 주파수 분배기 출력에 이상적 버퍼를 사용한다면 분배기의 출력은 약 -10 dBm 이 될 것으로 판단된다.
7 mW의 전력을 소모한다. 또한 두 주파수 분배기를 결합하여 20~25 GHz의 입력 신호가 4 분주됨을 확인하였다. 이를 통해, 개발된 주파수 분배기는 K-Band CMOS PLL의 초단분배기로 사용 가능할 것으로 판단된다.
오 임피던스 정합회로가 없기 때문에 임피던스 부정합이 발생한다. 시뮬레이션 결과 신호 발생기를 통하여 주파수 분배기 입력으로 전달되는 전력은 50 Q 종단 상태와 비교하여 구동전압이 5.5 dB 차이가 나는 것을 확인하였다. 이는 주파수 분배기 입력 임피던스가 높기 때문에 open 부하와 유사하여 입력단 전압이 입사 전압의 거의 두 배까지 올라가기 때문이다.
또한, 이는 회로의 동작 속도와 전력 소모를 결정하게 된다. 위와 같은 설계사항을 고려한 시뮬레이션 결과, 드라이브와 래치 트랜지스터 (垃와 也)의 게이트 폭은 6 um이고, 전류원 트랜지스터(M)의 게이트 폭은 16 um이며, 로드 저항(如)은 390 Q 이다. 그림 10은 13 GHz의 입력 신호(진폭은 400 mV)가 인가되었을 때의 시뮬레이션 결과이며, 주파수가 2분주되는 것을 확인할 수 있다.
또한, 측정 결과는 차 동단의 한쪽 출력이므로 차동출력은 전압스윙이 2배 커져서 약-4 dBm 정도 될 것으로 판단된다 ' 그림 7은 측정된 input sensitivity 그래프를 나타낸다. 일반적인 주파수 분배기의 결과처럼 23 GHz에서 가장 적은 입력파워로 동작한다는 것을 확인하였다.
제작하였다. 측정 결과 밀러 주파수 분배기는 20~25 GHz에서 동작하며 7.2 mW의 전력을 소모한다. 밀러 주파수 분배기의 출력 주파수를 2 분주하기 위한 CML 주파수분배기는 8.

후속연구

또한 두 주파수 분배기를 결합하여 20~25 GHz의 입력 신호가 4 분주됨을 확인하였다. 이를 통해, 개발된 주파수 분배기는 K-Band CMOS PLL의 초단분배기로 사용 가능할 것으로 판단된다.

참고문헌 (8)

J. Lee, B. Razavi, "A 40-GHz frequency divider in 0.18-um CMOS technology", IEEE J. Solid-State Circuits, vol. 39, no. 4, pp. 594-601, Apr. 2004

상세보기
M. Wetzel, L. Shi et al., "A 26.5 GHz silicon MOSFET 2:1 dynamic frequency divider", IEEE Microw. Guided Wave Lett., vol. 10, no. 10, pp. 421-423, Oct. 2000

상세보기
C. Cao, K. O. Kenneth, "A power efficient 26-GHz 32:1 static frequency divider in 130-nm bulk CMOS", IEEE Microw. Wireless Compon. Lett., vol. 15, no. 11, pp. 721-723, Nov. 2005

상세보기
Y. Mo, E. Skafidas et al., "A 40 GHz power efficient static CML frequency divider in 0.13-um CMOS technology for high speed millimeter-wave wireless system", ICCSC 2008, pp. 812-815, May 2008
J. -O. Plouchart, K. Kim et al., "A power_efficient 33 GHz 2:1 static frequency divider in 0.12-um SOI CMOS", 2003 IEEE RFIC Symposium, pp. 329-332, Jun. 2003
R. L. Miller, "Fractional-frequency generators utilizing regenerative modulation", Proc. Inst. Radio Eng., vol. 27, pp. 446-457, Jul. 1939
H. -D. Wohlmuth, D. Kehrer, "A high sensitivity static 2:1 frequency divider up to 19 GHz in 120 nm CMOS", 2002 IEEE RFIC Symposium, pp. 231-234, Jun. 2002
B. Razavi, RF Microelectronics, Prentice-Hall, pp. 290-295, 1998

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