본 논문은 p-MOS 트랜지스터에서 음 바이어스 온도 불안정(NBTI) 전류 스트레스 인가에 의해서 드레인 전류, 문턱 전압, 문턱 전압아래 기울기, 게이트유기 드레인 누설(GIDL) 전류가 변화하는 열화특성을 측정하고 분석하였다. 스트레스 시간, 온도와 전계 의존에 연관된 열화 크기는 실리콘/산화막 계면에서 계면 트랩 생성에 좌우된다는 것으로 나타났다. 문턱 전압의 변화와 문턱 전압아래 기울기 사이에 상관관계로부터, 소자 열화에 대한 중요한 메카니즘이 계면 상태의 생성과 관련이 있다는 것을 분석하였다. GIDL 측정 결과로부터, NBTI 스트레스에 기인한 계면상태에서 전자 정공쌍의 생성이 GIDL 전류의 증가를 가져온다. 그러므로 초박막 게이트 산화막 소자에서 NBTI 스트레스 후에 GIDL 전류 증가를 고려하여 야만 한다. 또한, 신뢰성 특성과 dc 소자 성능을 동시에 고려함이 초고집적 CMOSFET의 스트레스 공학기술에서 상당히 필수불가결하다.
본 논문은 p-MOS 트랜지스터에서 음 바이어스 온도 불안정(NBTI) 전류 스트레스 인가에 의해서 드레인 전류, 문턱 전압, 문턱 전압아래 기울기, 게이트유기 드레인 누설(GIDL) 전류가 변화하는 열화특성을 측정하고 분석하였다. 스트레스 시간, 온도와 전계 의존에 연관된 열화 크기는 실리콘/산화막 계면에서 계면 트랩 생성에 좌우된다는 것으로 나타났다. 문턱 전압의 변화와 문턱 전압아래 기울기 사이에 상관관계로부터, 소자 열화에 대한 중요한 메카니즘이 계면 상태의 생성과 관련이 있다는 것을 분석하였다. GIDL 측정 결과로부터, NBTI 스트레스에 기인한 계면상태에서 전자 정공쌍의 생성이 GIDL 전류의 증가를 가져온다. 그러므로 초박막 게이트 산화막 소자에서 NBTI 스트레스 후에 GIDL 전류 증가를 고려하여 야만 한다. 또한, 신뢰성 특성과 dc 소자 성능을 동시에 고려함이 초고집적 CMOSFET의 스트레스 공학기술에서 상당히 필수불가결하다.
It has analyzed that the device degradation by NBTI (Negative Bias Temperature Instability) stress induced the increase of gate-induced-drain-leakage(GIDL) current for p-MOSFETs. It is shown that the degradation magnitude, as well as its time, temperature, and field dependence, is govern by interfac...
It has analyzed that the device degradation by NBTI (Negative Bias Temperature Instability) stress induced the increase of gate-induced-drain-leakage(GIDL) current for p-MOSFETs. It is shown that the degradation magnitude, as well as its time, temperature, and field dependence, is govern by interface traps density at the silicon/oxide interface. from the relation between the variation of threshold voltage and subthreshold slope, it has been found that the dominant mechanism for device degradation is the interface state generation. From the GIDL measurement results, we confined that the EHP generation in interface state due to NBTI stress led to the increase of GIDL current. Therefore, one should take care of the increased GIDL current after NBTI stress in the ultra-thin gate oxide device. Also, the simultaneous consideration of reliability characteristics and dc device performance is highly necessary in the stress engineering of nanoscale CMOSFETs.
It has analyzed that the device degradation by NBTI (Negative Bias Temperature Instability) stress induced the increase of gate-induced-drain-leakage(GIDL) current for p-MOSFETs. It is shown that the degradation magnitude, as well as its time, temperature, and field dependence, is govern by interface traps density at the silicon/oxide interface. from the relation between the variation of threshold voltage and subthreshold slope, it has been found that the dominant mechanism for device degradation is the interface state generation. From the GIDL measurement results, we confined that the EHP generation in interface state due to NBTI stress led to the increase of GIDL current. Therefore, one should take care of the increased GIDL current after NBTI stress in the ultra-thin gate oxide device. Also, the simultaneous consideration of reliability characteristics and dc device performance is highly necessary in the stress engineering of nanoscale CMOSFETs.
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문제 정의
미미하였다. 그래서 p-MOSFET에서 소자에 음 바이어스 온도 불안정 전류 스트레스를 인가하여 NBTI 현상이 소자 특성 파라미터들의 열화 현상과 게이트 유기 드레인 누설(GIDL) 전류에 어떠한 영향을 미치는지를 측정 분석하고자 한다.
제안 방법
스트레스 온도는 105 [oC] 이며 게이 트의 스트레스 전압은 -5 [V]에서 1 [V]씩 증가시 켜 -8 [V]까지 변화시켰으며, 스트레스 시간을 변화시키며 소자의 특성을 측정하였다. GIDL 측정 시 드레 인 전압 " =-5 [V], 게 이 트 전압 Vg=0 [V]로 정 의 하였으며, 소스 부분은 프로팅 시 켰으며, 측정 시 기 판은 전위 의 변화를 줄이기 위하여 접지를 시켰다.
전류의 변화를 측정/추출한 결과이다. 게이트 스트레스 전압을 - 5 [V]에서 -8 [V]까지 변화시키면서 GIDL의 전류 변화를 측정하였다. 그림9에서 나타나듯이 스트레스 시간에 따라서 게이트 스트레스 전압에 따라서 GIDL 전류가 증가하는 것을 확인 할 수 있다.
그림1은 음바이어스온도불안정(NBTI) 전류 스트레스를 인가 하기위 한 실험 조건을 나타낸 것이 다. 스트레스 온도는 105 [oC] 이며 게이 트의 스트레스 전압은 -5 [V]에서 1 [V]씩 증가시 켜 -8 [V]까지 변화시켰으며, 스트레스 시간을 변화시키며 소자의 특성을 측정하였다. GIDL 측정 시 드레 인 전압 " =-5 [V], 게 이 트 전압 Vg=0 [V]로 정 의 하였으며, 소스 부분은 프로팅 시 켰으며, 측정 시 기 판은 전위 의 변화를 줄이기 위하여 접지를 시켰다.
본 연구에 사용된 소자는 전 공정 p-MOSFET 제작 공정 이며, 소자의 게이트 채널 폭/길이가 10/0.13 [pm], 게이트 산화막 두께는 30 [A], 게이트 높이는 2500 [A], 게이트의 스페 이서 두께는 1, 000 [A], 소자의 정상 동작 공급 전원 1.5 [V], 개별 트랜지스터 지 연시간은 4.5 [ps] 의표준공정으로제작되었다. 그림1은 음바이어스온도불안정(NBTI) 전류 스트레스를 인가 하기위 한 실험 조건을 나타낸 것이 다.
성능/효과
특히 스트레스인가 후의 소자에서 GIDL 전류 증가는 계면트랩 생성으로 인한 전류 성 분으로 판단이 된다. NBTI 스트레스로 인하여 문턱전압과 드래인 전류 및 문턱전압 아래 기울기의 특성 저하 외에 누설전류가 증가하는 것을 확인할 수 있었다. 문턱전압 아래 기울기 차이(厶S)와 게이트 유기 드레인 누설 전류 차이(厶GIDL)가 일차적인 선형 비 례관계가 아닌 것으로부터 GIDL 전류의 증가가 계면 트랩 생성 외에 또 다른 원인도 있을 것으로 판단이 된다.
전체적으로는 厶S와 厶GIDL이 비 례관계에 있지만, 게이트 스트레스 전압이 -5 [V]와-8 [V] 에서 각각 큰 차이가 나타났다. 스트레스 시 간이 길 때는 厶S와 厶GIDL이 일대일 비례관계가 아님을 앞에서 NBTI 스트레스에 의해서 계면 트랩이 생성되고, 이로 인해 소자의 열화 특성에서 주된 원인으로 분석되었는데, NBTI 스트레스 인가 후 GIDL 전류 또한 계면 트랩의 생성에 의해서 증가하는 특성을 나타낸다.
스트레스 전류의 인가 전과 후의 스트레스 시간 변화에 따른 문턱 전압의 변화량과 문턱 전압 아래 기 울기(S) 의 변화량, 드레인 전류 변화, 게이트 유기 드레인 누설전류 둥의 파라미 터 특성 분석을 통하여 음 바이 어스 온도 불안정(NBH) 전류 스트레스로 생성된 2 종류의 전 하중에서 계면 트랩 생성(1%)이 MOSFET 소자에서 열화 특성의 주된 메카니즘임을 확인하였다. 특히 스트레스인가 후의 소자에서 GIDL 전류 증가는 계면트랩 생성으로 인한 전류 성 분으로 판단이 된다.
스트레스 후에 문턱 전압은 증가 하였으며, 게이트의 스트레스 전압이 클수록 厶\如의 변화가 큰 것을 확인 할 수 있다. 厶V(h는 앞에서 설명한 것과 같이 N* 의 생성으로 설명할 수 있다.
결과이 다. 전체적으로는 厶S와 厶GIDL이 비 례관계에 있지만, 게이트 스트레스 전압이 -5 [V]와-8 [V] 에서 각각 큰 차이가 나타났다. 스트레스 시 간이 길 때는 厶S와 厶GIDL이 일대일 비례관계가 아님을 앞에서 NBTI 스트레스에 의해서 계면 트랩이 생성되고, 이로 인해 소자의 열화 특성에서 주된 원인으로 분석되었는데, NBTI 스트레스 인가 후 GIDL 전류 또한 계면 트랩의 생성에 의해서 증가하는 특성을 나타낸다.
단 채 널 소자에서 NBTI 현상의 문제를 두 가지 방법으로 완화 시킬 수 있다. 첫째로 소자의 구조에서 게이트 면적을 넓게 하는 것이고, 둘째는 차세대 모델이 게이트의 레이아웃이 좌우 대칭으로 설계함으로써 NBTI 열화를 예측하여 완화 시 킬 수 있다.
결과이다. 측정 결과로 부터 스트레스 시간의 증가에 따라 게이트 유기 드레인 누설 전류가 증가하는 것으로 나타났는데, 이 런 GIDL 전류 증가는 NBTI 스트레스에 의한계면트랩의 생성이 증가하여 이로 인한 전자의 증가에 의한 전류의 증가로 설명할 수 있다.
후속연구
추후 지 속적으로, 초고집 적을 위 한 MOSFET 소자의 응용을 위해서 소자에서 NBTI 전류 스트레스에 기인하는 특성 파라미터의 계속적인 측정과 분석을 통하여 소자의 신뢰성과 성능을 향상시키고자 한다.
참고문헌 (7)
I.S. Han et al. 'New Observation of Mobility and Reliability Dependance on Mechanical Film Stress in Strained Silicon CMOSFETs' IEEE Trans. on ED, Vol.55 No.6 pp.1352-1358. June. 2008
D. S. Ang and S. Wang 'Insight Into 'he Suppressed Recovery of NBTI-Stressed Ultrathin Oxynitride Gate p-MOSFET' IEEE Electron Device Lett. Vol. 27, No. 9, pp. 755-758, Sep. 2006
J. C. Liao, et al 'Investigation of Bulk Traps Enhanced Gate-Induced Leakage Current in Hf-Based MOSFETs' IEEE EDL, Vol. 29, No. 5, pp.509-511, May 2008
G. Ribes, et al 'Review on high-k dielectrics reliability issues,' IEEE Trans. Device Mater. Rel., vol. 5, no. 1, pp. 519-526, March 2005
M. Casse, et al 'Carrier transport in HfO2/metal gate MOSFETs: Physical insight into critical parameters,' IEEE Trans. Electron Devices, vol. 53, no. 4, pp. 759-768, April 2006
Y. Yang et al. 'Characteristics and Fluctuation of Negative Bias Temperature Instability in Si Nanowire FET' IEEE EDL, Vol. 29, No. 3, pp. 242-245, March. 2008
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