[논문]비정질실리콘 박막트랜지스터 비휘발성 메모리소자

허창우; 박춘식

doi:10.6109/jkiice.2009.13.6.1123

초록
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본 연구는 비정질실리콘 박막트랜지스터를 비휘발성 메모리소자로 제작함으로써 스위칭 소자로 사용되는 박막 트랜지스터(TFT)의 응용범위를 확대시키고, 비정질 실리콘 사용에 따라 대면적화에 적합하고 아울러 값싼 기판을 사용할 수 있게 한 비정질 실리콘 비휘발성 메모리소자에 관한 것이다. 이와 같은 본 연구는 유리기판과 그 유리기판위에 증착시켜 패터닝한 게이트, 그 게이트를 덮어씌운 제1 절연층, 그 제1 절연층위에 증착시켜 패터닝한 플로우팅 게이트와 그 플로우팅 게이트를 덮어씌운 제2 절연층, 그 제2 절연층위에 비정질실리콘을 증착시킨 액티브층과 그 액티브층위에 n+ 비정질실리콘을 증착시켜 패터닝한 소오스/드레인층 그리고 소오스/드레인층 위에 증착시킨 소오스/드레인층 전극으로 비정질실리콘 박막트랜지스터 비휘발성 메모리소자를 구성한다.

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This paper expands the scope of application of the thin film transistor (TFT) in which it is used as the switching element by making the amorphous silicon TFT with the non-volatile memory device,. It is the thing about the amorphous silicon non-volatile memory device which is suitable to an enlargem...

This paper expands the scope of application of the thin film transistor (TFT) in which it is used as the switching element by making the amorphous silicon TFT with the non-volatile memory device,. It is the thing about the amorphous silicon non-volatile memory device which is suitable to an enlargement and in which this uses the additionally cheap substrate according to the amorphous silicon use. As to, the amorphous silicon TFT non-volatile memory device is comprised of the glass substrates and the gate, which evaporates on the glass substrates and in which it patterns the first insulation layer, in which it charges the gate the floating gate which evaporates on the first insulation layer and in which it patterns and the second insulation layer in which it charges the floating gate, and the active layer, in which it evaporates the amorphous silicon on the second insulation layer the source / drain layer which evaporates the n+ amorphous silicon on the active layer and in which it patterns and the source / drain layer electrode in which it evaporates on the source / drain layer.

주제어

AI 본문요약
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문제 정의

본 연구는 비정질실리콘 박막트랜지스터를 비휘발성 메모리소자로 제작함으로써 스위칭 소자로 사용되는 박막트랜지스터(TFT)의 응용범위를 확대시 키 고, 비정 질 실리콘 사용에 따라 대면적화에 적합하고 아울러 값싼 기판을 사용할 수 있게 한 비정질 실리콘 비휘발성 메 모리 소자에 관한 것 이 다.
본 연구는 비정질실리콘 박막트랜지스터를 비휘발성 메모리소자로 제작함으로써 스위칭 소자로 사용되는 박막트랜지스터(TFT)의 응용범위를 확대시 키 고, 비정 질 실리콘 사용에 따라 대면적화에 적합하고 아울러 값싼 기판을 사용할 수 있게 한 비정질 실리콘 비휘발성 메 모리 소자에 관한 것 이 다.
본 연구는 비정질실리콘 박막트랜지스터를 사용한 메모리 소자에 관한 것으로, 특히 비정질실리콘을 사용하여 비휘발성 메모리소자를 제작함으로써 스위칭 소자로 사용되는 박막트랜지스터의 응용범위를 확대시키고, 비정질실리 콘 사용에 따른 대면적 화에 적합하고 아울러 값싼 기판을 사용할 수 있게 한 비정질실리콘 박막트랜지스터를 이용한 비휘발성 메모리소자에 관한 것이다.
본 연구의 목적은 종래의 문제 점을 감안하여 저온 공정이 가능하고 재료비가 싼 유리기판위에 비정질 실리콘 박막트랜지스터를 사용하여 비휘발성 메모리 소자를 구성 하도록 함으로써 주로 스위 칭 소자로 사용되 어왔던 비정질실리콘 박막트랜지스터의 응용범위를 확대시키고자 한다. 본 연구의 비정질실리콘 박막트랜지스터를 사용한 메모리소자의 구조는 유리기판위에게이트 메탈을 증착하여 패터닝하고 그 게이트를 제 1 절연층으로 덮고 그 위에 플로우팅 게이트를 증착 패터닝한 후 제2 절연층, 비정질실리콘 층 및 n+비정질 실리콘층 증착시 켜 패 터 닝 한 소오스/드레 인층과 그 소오스 /드레인층 위에 증착시킨 소오스/드레인 전극으로 구성되어 있다.

대상 데이터

한다. 본 연구의 비정질실리콘 박막트랜지스터를 사용한 메모리소자의 구조는 유리기판위에게이트 메탈을 증착하여 패터닝하고 그 게이트를 제 1 절연층으로 덮고 그 위에 플로우팅 게이트를 증착 패터닝한 후 제2 절연층, 비정질실리콘 층 및 n+비정질 실리콘층 증착시 켜 패 터 닝 한 소오스/드레 인층과 그 소오스 /드레인층 위에 증착시킨 소오스/드레인 전극으로 구성되어 있다. 이와 같이 비정질실리콘을 사용하므로 저온 공정이 가능해지고, 유리기핀을 사용하므로 재료비 가 싸지 며 플로우팅 게 이트를 사용하고 박막공정 에의해 비휘발성 메모리소자를 제조하여 비교적 저렴하고 대면적의 기억소자를 제조할 수 있는 효과를 얻을 수 있다.
본 연구의 비정질실리콘 인버티드-스테거드(inverted- staggered) 형 박막트랜지스터를 사용한 메모리 소자로 그 구조는 게이트 메탈을 증착하여 패터닝하고 그 게이트를 저n 절연층으로 덮고 그 위에 플로우팅 게이트를 증착 패터닝한 후 제2 절연층, 비 정질실리콘 층 및 n+비정질 실리콘 층을 증착하시켜 패터닝한 소오스/드레인 층과 그 소오스/드레 인층 위 에 증착시 킨 소오스/드레인 전극으로 구성되어 있다. 이와 같이 비정질실리콘을 사용하므로 저 온 공정 이 가능해지 고, 유리 기판을 사용하므로 재료비가 싸지 며 플로우팅 게 이트를 사용하고 박막 공정에 의해 비휘발성 메모리소자를 제조하여 비교적 저렴하고 대면적의 기억소자를 제조할수 있는 효과를 얻을 수 있다.
제조 공정은 먼저 유리 기판위에 Cr 금속을스퍼 터 링 장치 로 증착시 켜 패 터 닝 하고 다음에 300 A 의 Si3N₄ 막을 PECVD 장치 로 형 성 한 후 Cr을 스퍼 터링 장치로 2000 A 증착시켜 패터닝 한다. 플로우팅 게이 트 위 에 2000 A 의 Si3N₄ 박막을 PECVD 장치 로 형성 한 후 그 위 에 3000 A 의 a-Si:H 층을 PECVD 장치 로증착시 켜 활성 층을 형성 한다. 활성 층위에 n+a-Si:H 층을 500 A 증착시켜 패터닝하고 그 위에 A1 전극을 50WA 증착시켜 소오스/드레인 전극 패턴을 하여 형성시켰다.

성능/효과

구성되어 있다. 이와 같이 비정질실리콘을 사용하므로 저 온 공정 이 가능해지 고, 유리 기판을 사용하므로 재료비가 싸지 며 플로우팅 게 이트를 사용하고 박막 공정에 의해 비휘발성 메모리소자를 제조하여 비교적 저렴하고 대면적의 기억소자를 제조할수 있는 효과를 얻을 수 있다.
본 연구의 비정질실리콘 박막트랜지스터를 사용한 메모리소자의 구조는 유리기판위에게이트 메탈을 증착하여 패터닝하고 그 게이트를 제 1 절연층으로 덮고 그 위에 플로우팅 게이트를 증착 패터닝한 후 제2 절연층, 비정질실리콘 층 및 n+비정질 실리콘층 증착시 켜 패 터 닝 한 소오스/드레 인층과 그 소오스 /드레인층 위에 증착시킨 소오스/드레인 전극으로 구성되어 있다. 이와 같이 비정질실리콘을 사용하므로 저온 공정이 가능해지고, 유리기핀을 사용하므로 재료비 가 싸지 며 플로우팅 게 이트를 사용하고 박막공정 에의해 비휘발성 메모리소자를 제조하여 비교적 저렴하고 대면적의 기억소자를 제조할 수 있는 효과를 얻을 수 있다.

후속연구

본 연구는 비정질 질실리콘을 사용하여 박막트랜지스터의 응용범위를 확대시키고, 비정질 실리콘 사용에 따른 대면적화에 적합하고 아울러 값싼 기판을 사용할 수 있게 하여 앞으로 그 응용성이 매우 확대되리라 기대된다.

참고문헌 (9)

A. Thean and J.-P. Leburton, 'Flash memory: towards singleelectronics,' IEEE Potentials, Oct./Nov. (2002), pp. 35-41
S. J. Baik, S. Choi, U.-I. Chung, and J. T. Moon, 'High speed and nonvolatile Si nanocrystal memory for scaled flash technology using highly field-sensitive tunnel barrier,' IEDM Tech. Dig. (2003), pp. 545-548
Nikkei Microdevice Vol. 2, 2002
Memory Strategies International, Feb. 2005 Edition
International Technology Roadmap for Semiconductors 2004 Edition
M Bauer et al., 'A multilevel-cell 32Mb flash memory,' IEEE ISSCC (1995), pp. 132-133
Z. Liu, C. Lee, V. Narayanan, G. Pei and E.C. Kan, IEEE Trans. Electron Devices 49, 1614 (2002)

상세보기
S. Lai, 'Tunnel oxide and ETOXtm flash scaling limitation,' in Tech. Dig. of Int'l NonVolatile Memory Technology Conference (1998), pp. 6-7
K. Aflatooni, a-Si:H Schottky diode direct detection pixel for large area x-ray imaging, IEEE IEDM, December 7-10, Washington, D.C., 1997

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