본 논문에서는 main gate(MG)와 side gate(SG)를 갖는 double gate(DG) MOSFET를 디자인하고 TCAD를 이용하여 시뮬레이션하였다. MG와 SG의 길이(LMG, LSG)는 각각 50nm, 70nm로 하였으며, MG와 SG의 전압(VMG, VSG)이 각각 1.5V, 3.0V일 때 드레인전압(VD)을 0에서 1.5V까지 변화시키면서 핀치오프특성을 조사하였다. LMG가 아주 작음에도 불구하고, 핀치-오프특성이 아주 좋게 나타났다. 이것은 DG MOSFET의 VMG가 게이트를 제어하는 역할을 잘 수행하여 나노 구조에서 유용한 구조임을 알 수 있었다.
본 논문에서는 main gate(MG)와 side gate(SG)를 갖는 double gate(DG) MOSFET를 디자인하고 TCAD를 이용하여 시뮬레이션하였다. MG와 SG의 길이(LMG, LSG)는 각각 50nm, 70nm로 하였으며, MG와 SG의 전압(VMG, VSG)이 각각 1.5V, 3.0V일 때 드레인전압(VD)을 0에서 1.5V까지 변화시키면서 핀치오프특성을 조사하였다. LMG가 아주 작음에도 불구하고, 핀치-오프특성이 아주 좋게 나타났다. 이것은 DG MOSFET의 VMG가 게이트를 제어하는 역할을 잘 수행하여 나노 구조에서 유용한 구조임을 알 수 있었다.
In this paper, we designed double gate(DG) MOSFET structure which has main gate(MG) and two side gates(SG). We have simulated using TCAD simulator U .WOSFET have the main gate length of %m and the side gate length of 70nm. Then, u'e have investigated the pinch-off characteristics, drain voltage is c...
In this paper, we designed double gate(DG) MOSFET structure which has main gate(MG) and two side gates(SG). We have simulated using TCAD simulator U .WOSFET have the main gate length of %m and the side gate length of 70nm. Then, u'e have investigated the pinch-off characteristics, drain voltage is changed from 0V to 1.5V at VMG=1.5V and VSG=3.0V. In spite of the LMG is very small, we have obtained a very good pinch-off characteristics. Therefore, we know that the DG structure is very useful at nano scale.
In this paper, we designed double gate(DG) MOSFET structure which has main gate(MG) and two side gates(SG). We have simulated using TCAD simulator U .WOSFET have the main gate length of %m and the side gate length of 70nm. Then, u'e have investigated the pinch-off characteristics, drain voltage is changed from 0V to 1.5V at VMG=1.5V and VSG=3.0V. In spite of the LMG is very small, we have obtained a very good pinch-off characteristics. Therefore, we know that the DG structure is very useful at nano scale.
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문제 정의
본 논문에서는 DG MOSFET 가 일반적인 MOSFET의 게이트와 같은 역할을 수행할 수 있는가를 알아보기 위하여 핀치-오프특성을 조사하였다. 결과적으로 사이드 게이트 전압이 3V 로 주어지고 메인 게이트 전압이 1.
본 논문에서는 DG MOSFET의 타당성을 입증하기 위하여 TCAD의 DESSIS툴을 이용, 핀치-오프특성을 조사하였다. 그림 1은 Vmg=1V, Vsg=3V의 전압이 인가되고 Vd가 0.
메인 게이트 길이와 사이드 게이트 길이가 각각 50nm, 70nm 인 nMOSFET를 DIOS 툴을 이용하여 디자인하고 시뮬레이션하였다. 본 논문에서는 비록 전체 MOSFET의 길이가 198nm이지만, 길이가 50nm 인 메인 게이트가 일반 MOSFET와 같은 역할을 잘 수행할 수 있는지 핀치-오프특성을 조사함으로써 알아볼 것이며, 나아가 이 DG MOSFET의 우수성을 증명하기 위하여 I-V 특성들을 조사할 것이다.
제안 방법
이 효과는 장채널 MOSFET에서는 그다지 중요하지 않지 만, 단채널 MOSFET에 서는 유효채널길이가 작아짐에 따라 포화된 I-V 특성에서 Early 효과와 같은 기울기를 갖게 뇐다 [1]. 그러므로 본 논문에서는 이러한 SCE를 줄이기 위하여 두 개의 게이트를 갖는 MOSFET 를 디자인하였으며, TCAD 시뮬레이터를 이용하여 시뮬레이션하였다. 메인 게이트 길이와 사이드 게이트 길이가 각각 50nm, 70nm 인 nMOSFET를 DIOS 툴을 이용하여 디자인하고 시뮬레이션하였다.
그러므로 본 논문에서는 이러한 SCE를 줄이기 위하여 두 개의 게이트를 갖는 MOSFET 를 디자인하였으며, TCAD 시뮬레이터를 이용하여 시뮬레이션하였다. 메인 게이트 길이와 사이드 게이트 길이가 각각 50nm, 70nm 인 nMOSFET를 DIOS 툴을 이용하여 디자인하고 시뮬레이션하였다. 본 논문에서는 비록 전체 MOSFET의 길이가 198nm이지만, 길이가 50nm 인 메인 게이트가 일반 MOSFET와 같은 역할을 잘 수행할 수 있는지 핀치-오프특성을 조사함으로써 알아볼 것이며, 나아가 이 DG MOSFET의 우수성을 증명하기 위하여 I-V 특성들을 조사할 것이다.
본 논문에서는 TCAD 시뮬레이터의 DIOS 툴을 이용하여 DG MOSFET 를 디자인하였다 [2-3]. 메인 게이트 길이(Lmg)는 50nm이고, 사이드 게이트 길이(Lsg)는 70nm이다.
대상 데이터
메인 게이트 길이(Lmg)는 50nm이고, 사이드 게이트 길이(Lsg)는 70nm이다. 메인 게이트와 Si사이의 SiCh층 두께는 3nm이고 사이드 게이트와 Si사이의 SiQz층 두께는 4nm로 하였으며, 메인 게이트와 사이드 게이트 사이의 SiCh층두께는 4nm로 디자인하였다.
메인 게이트 길이(Lmg)는 50nm이고, 사이드 게이트 길이(Lsg)는 70nm이다. 메인 게이트와 Si사이의 SiCh층 두께는 3nm이고 사이드 게이트와 Si사이의 SiQz층 두께는 4nm로 하였으며, 메인 게이트와 사이드 게이트 사이의 SiCh층두께는 4nm로 디자인하였다. 소스와 드레인은 As'(5xi砂/g 30keV) 로 주입시켰고, 채널은 B(1 X lO'Vcrf, 70keV)로 주입 시 켰다.
이론/모형
소스와 드레인은 As'(5xi砂/g 30keV) 로 주입시켰고, 채널은 B(1 X lO'Vcrf, 70keV)로 주입 시 켰다. 이때 주입 된 이온의 분포는 분석 분포함수나 Monte Carlo 시뮬레이션을 사용하게 되는데 본 논문에서는 Gauss 함수를 사용하였다. 표 1은 TCAD 의 DIOS를 통해 디자인된 DG MOSFET의 조긴W 을 보여주고 있다.
성능/효과
결과적으로 사이드 게이트 전압이 3V 로 주어지고 메인 게이트 전압이 1.5V로 주어졌을 때 드레인 전압이 점 점 증가함에 따라 메 인 게이트의 끝단에서 핀치-오프특성이 나타남을 볼 수 있었다. 즉, 나노 스케일에서 DG MOSFET의 메인 게이트가 일반 MOSFET의 게이트와 같이 그 역할을 잘 수행할 수 있으므로 50nm 이하에서도 본 논문에서 구한 DG MOSFET가 유용하게 사용되어 질 수 있을 것이다.
그러므로 Vmg=1.5V일 때 안정된 MOS로서 동작할 수 있음을 알았다.
5. 는 일반적인 값(~70mV/Dec.)보다 다소 높게 나오므로 이 값을 줄이는 것이 하나의 과제로 주어졌으며, 소스와 드레인 사이에서 펀치 스루 누설 또는 항복현상으로 인한 게이트 제어역할에 손실을 가하는 DIBL효과는 58mV의 값을 얻었다.
그러나 Vd=1V가 인가될 때 MG 끝단에서 핀치-오프특성이 나타나기 시작했으며, Vd=L5V에서는 급격히 전자농도가 줄어듬을그림 1 (c)와 (d)를 통해 알 수 있다. 러므로 본 논문에서 디자인한 DG MOSFET의 MG는 일반적인 MOSFET의 게이트와 같은 역할을 잔 수행한 수 있음을 알 수 있다. 그림 2는 게이트의 역할을 좀 더 자세히 조사하기 위하여 게이트 전압의 변화에 따른 MG와 SG사이의 전자농도를 조사하였으며, 그 결과를 그림 2에 나타내었다.
그림 3에서 보여준 것처럼 DG MOSFET는 단 채널임에도 불구하고 우수한 동작특성을 갖고 있음을 알 수 있다. 즉, 게이트 길이가 나노 스케일일 때 일반적인 M0S가 갖고 있는 SCE를 현저하게 줄일 수 있음을 알 수 있다.
후속연구
5V로 주어졌을 때 드레인 전압이 점 점 증가함에 따라 메 인 게이트의 끝단에서 핀치-오프특성이 나타남을 볼 수 있었다. 즉, 나노 스케일에서 DG MOSFET의 메인 게이트가 일반 MOSFET의 게이트와 같이 그 역할을 잘 수행할 수 있으므로 50nm 이하에서도 본 논문에서 구한 DG MOSFET가 유용하게 사용되어 질 수 있을 것이다.
참고문헌 (3)
J. M Early, Effects of space-charge layer widening in junction transistors, Proc. IRE. 40, pp. 1401-1406, 1952
Byung Yong Choi, Suk Kang Sung, Byung Gook Park, and Jung Duk Lee, '70㎚ NMOSFET Fabrication with 12㎚ n+-p Junction Using As+2 LOW Energy Implantation',Jpn. 40., pp.2607-2610, 2001
Sangyeun Han , Sungil Chang, Jongho Lee, and Hyungcheol Shin, '50㎚ MOSFET With Electrically Induced Source/Drain (S/D)Extensions', IEEE Trans. Electron Dev. 48, pp. 2058-2064, 2001
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