[논문]고속용 p-MOS 트랜지스터에서 NBTI 스트레스에 의한 특성 인자의 열화 분석

이용재; 이종형; 한대현

고속용 p-MOS 트랜지스터에서 NBTI 스트레스에 의한 특성 인자의 열화 분석
The Degradation Analysis of Characteristic Parameters by NBTI stress in p-MOS Transistor for High Speed 원문보기

한국통신학회논문지. The journal of Korea Information and Communications Society. 무선통신, v.35 no.1A, 2010년, pp.80 - 86

이용재 (동의대학교 전자공학과) , 이종형 (동의대학교 전자공학과) , 한대현 (동의대학교 전자공학과)

초록
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본 논문은 게이트 채널 길이 0.13 [${\mu}m$]의 p-MOS 트랜지스터에서 음 바이어스 온도 불안정(NBTI) 전류 스트레스 인가에 의한 게이트유기 드레인 누설(GIDL) 전류를 측정 분석하였다. NBTI 스트레스에 의한 문턱전압의 변화와 문턱전압아래 기울기와 드레인 전류 사이에 상관관계로부터, 소자의 특성 변화의 결과로 열화에 대한 중요한 메카니즘이 계면 상태의 생성과 관련이 있다는 것을 분석하였다. GIDL 전류의 측정 결과로부터, NBTI 스트레스에 기인한 계면상태에서 전자-정공 쌍의 생성이 GIDL 전류의 증가의 결과를 도출하였다. 이런 결과로 부터, 초박막 게이트 산화막 소자에서 NBTI 스트레스 후에 증가된 GIDL 전류를 고려해야만 한다. 또한, 동시에 신뢰성 특성과 직류 소자 성능의 고려가 나노 크기의 CMOS 통신회로 설계의 스트레스 파라미터들에서 반드시 있어야 한다.

Abstract ▼ AI-Helper

This work has been measured and analyzed the device degradation of NBTI (Negative Bias Temperature Instability) stress induced the increase of gate-induced-drain-leakage(GIDL) current for p-MOS transistors of gate channel length 0.13 [${\mu}m$]. From the relation between the variation of threshold voltage and subthreshold slop by NBTI stress, it has been found that the dominant mechanism for device degradation is the interface state generation. From the GIDL measurement results, we confined that the EHP generation in interface state due to NBTI stress led to the increase of GIDL current. As a results, one should take care of the increased GIDL current after NBTI stress in the ultra-thin gate oxide device. Also, the simultaneous consideration of reliability characteristics and dc device performance is highly necessary in the stress parameters of nanoscale CMOS communication circuit design.

주제어

AI 본문요약
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문제 정의

본 연구는 따라서 음 바이어스 온도 불안정 (NBTI) 현상에 의한 소자 열화 메카니즘, 소자 수명시간, 열화 모델링, 그리고 스트레스 유기 누설 전류에 관한 연구로써 초박막 게이트 최신 공정 소자의 p-MOS 트랜지스터에서 음 바이어스 온도 불안정전류가 게이트유기 드레인 누설(GIDL) 전류에 미치는 영향과 문턱 전압 변화, 문턱 아래 전류 기울 기와 드레인 전류의 특성 변화와 그의 형성 메커니즘과 결과를 분석하고자 한다.

제안 방법

NBTI 현상을 줄이는 방법으로 최근에 개발된 게이트 전류 德) 방법"L 闵으로 소자의 열화 특성을 분석하고자 한다. 이 방법은 실리콘 산화막 계면에서 포획 전화와 산화막 벌크에서 물리적 현상을 기초로 한 산화막 전계를 개량하여 나타난 게이트 직접 터널링 전류Jdt에서 변화 결과를 이용한다.
변화를 측정/추출한 결과이다. 게이트 스트레스 전압 V;을 -5 [V] 에서 -8 [V] 까지 변화시키면서 GIDL의전류 변화를 측정하였다. 소자에 인가하는 스트레스 시간과 게이트 스트레스 전압의 증가에 따라서 GIDL 전류가 파워법칙% Ids 8 t11)에 거의 접근하는 결과로 나타났다.
게이트 유기 드레인 누설(GIDL) 전류를 측정할 태 드레인 전압 VD =-5 [V], 게이트 전압 Vg =0 [V] 로정의하였으며, 소스 부분은 부유시켰으며, 기판은 전위의 변화를 줄이기 위하여 접지를 시켰다.
이는 NBTI 스트레스로 인하여 문턱 전압과 드레인 전류 및 문턱 전압 아래 기울기의 특성 열화 이외에 누설 전류가 증가하는 것을 확인할 수 있었다. 문턱 전압 아래 기울기 차이(厶S)와 게이트 유기 드레인 누설 전류 차이(Z1GIDL)가 일차적인 선형 비례관계가 아닌 것으로부터 GIDL 전류의 증가가 계면 트랩 생성 외에 또 다른 인자의 원인도있을것으로 분석이 된다. 스트레스 전류의 인가 전과 후의 스트레스 시간 변화에 따른 문턱 전압의 변화량과 문턱 전압 아래 기울기(S) 의 변화량, 드레인 전류 변화, 게이트 유기 드레인 누설전류 등의 파라미터 특성 분석을 통하여 음바이어스 온도 불안정 (NBTI) 전류스트레스로 생성된 2종류의 전하 중에서 계면 트랩 생성(NQ이 MOSFET 소자에서 열화 특성의 주된 메카니즘임을 확인하였다 특히 스트레스 인가 후의 소자에서 GIDL 전류 증가는 계면 트랩 생성으로 인한 전류 성분으로 판단이 된다.
음의 전압을 인가시킨다. 스트레스 온도는 105 [℃] 이며 게이트의 스트레스 전압은-5 [V] 에서 0.5 [V] 씩 증가시켜 -8 [V] 까지 변화시켰으며, 스트레스 시간을 변화시키며 소자의 특성을 측정하였다.

대상 데이터

소자의 드레인의 직렬저항은6 xlO" [Qcm2], 면저항은 200 匹/sq]의 최신 공정으로 제작하였으며, 소자 의정상 동작 공급 전원 L5 [V], 개별 트랜지스터 지연 시간은 2.5 [ps] 의 최신 소자로 제작되었다.
본 연구에 사용된 소자는 전 공정 CMOS 제작 공정으 皂 기판은 p형 쵸크랄스키 성장법의 실리콘 웨이퍼로면 저항 10-12 [Q/sq], p-MOS 트랜지스터의 소스/드레인 도펀트는 BF2+(10 [keV] : 5x1(产 [원자 cm?])이다소자의 게이트 채널 폭/길이가 10/0.13 [pm], 게이트 산화막 두께는 30 [A], 게이트 피치는 2500 [A], 게이트의 스페이서 두께는700 [A], 게이트-접촉 간격 1, 200 [A] 을 제작목표로 설정하여 제작한 소자이다.

성능/효과

또한 그림 8로 부터 문턱전압 변화량 厶 Vth oc 4* 의 관계가 있는 것을 확인할 수 있다. 게이트 전압(Vg)= -7[V]일 때는 지수 값 n = 0.3 정도로 추출 되 었으며, 스트레스 전압이 증가할수록 ne 거의 일정한 결과를 보이는데, 이는 타 연구1九囹时의 결과와도 거의 일치하는 결과로 나타났다.
결과로부터 스트레스 시간의 증가에 따라 게이트 유기 드레 인 누설 전류가 증가하는 것으로 나타났는데, 이런 GIDL 전류 증가는NBTI 스트레스에 의한 계면 트랩의 생성이 증가하여 이로 인한 전자의 증가에 의한 전류의 증가로 설명할 수 있다. 이런 현상을 바탕으로 그림 5 는 NBTI 스트레스 후 게이트-드레인 전압(Vgd)에 따른 GIDL 전류 측정 결과로서 스트레스 인가전압을 -8 [V] 고정시키고, Vgd를 0 [V] 에서 GIDL 전류를 측정하고 0.
포화 영역에서 드레인 전류는 문턱 전압 변화에 선형적으로 비례관계로 나타났는데, 이는 타 연구” m의 결과와도 일치하는 것이다. 문턱전압 차이(厶Vh)와 문턱 아래 전압 기울기 차이 (厶S)의 상관관계를나타낸 결과가그림 12이며, 문턱 전압의 변화량이 증가하는 동안 厶S 값도 증가하는 것으로 나타났다.
게이트 스트레스 전압 V;을 -5 [V] 에서 -8 [V] 까지 변화시키면서 GIDL의전류 변화를 측정하였다. 소자에 인가하는 스트레스 시간과 게이트 스트레스 전압의 증가에 따라서 GIDL 전류가 파워법칙% Ids 8 t11)에 거의 접근하는 결과로 나타났다.
나타낸 결과이다. 스트레스 인가 후 문턱 전압은 시간의 증가에 따라 증가하였으며, 게이트의 스트레스 전압이 클수록 厶V* 의 변화가 큰 것을 확인할 수 있다. 厶Vth는 앞에서 설명한 것과 같이 N* 의 생성으로 설명할 수 있다.
문턱 전압 아래 기울기 차이(厶S)와 게이트 유기 드레인 누설 전류 차이(Z1GIDL)가 일차적인 선형 비례관계가 아닌 것으로부터 GIDL 전류의 증가가 계면 트랩 생성 외에 또 다른 인자의 원인도있을것으로 분석이 된다. 스트레스 전류의 인가 전과 후의 스트레스 시간 변화에 따른 문턱 전압의 변화량과 문턱 전압 아래 기울기(S) 의 변화량, 드레인 전류 변화, 게이트 유기 드레인 누설전류 등의 파라미터 특성 분석을 통하여 음바이어스 온도 불안정 (NBTI) 전류스트레스로 생성된 2종류의 전하 중에서 계면 트랩 생성(NQ이 MOSFET 소자에서 열화 특성의 주된 메카니즘임을 확인하였다 특히 스트레스 인가 후의 소자에서 GIDL 전류 증가는 계면 트랩 생성으로 인한 전류 성분으로 판단이 된다.
고려가 요구된다. 이는 NBTI 스트레스로 인하여 문턱 전압과 드레인 전류 및 문턱 전압 아래 기울기의 특성 열화 이외에 누설 전류가 증가하는 것을 확인할 수 있었다. 문턱 전압 아래 기울기 차이(厶S)와 게이트 유기 드레인 누설 전류 차이(Z1GIDL)가 일차적인 선형 비례관계가 아닌 것으로부터 GIDL 전류의 증가가 계면 트랩 생성 외에 또 다른 인자의 원인도있을것으로 분석이 된다.
결과이다. 전체적으로는 厶S와 厶GIDL이 비례관계에 있지만 게이트스트레스전입■이 -5 [V] 와-8 [V] 에서 각각 큰 차이가 나타났다. 스트레스 시간이 길 때는 厶S와 厶GIDL이 일대일 비례관계가 성립이 아니며, 앞에서 NBTI 스트레스에 의해서 계면 트랩이 생성되고 이로 인해 소자의 열화 특성에서 주된 원인으로 분석되었는데, NBTI 스트레스 인가 후 GIDL 전류 또한 계면 트랩의 생성에 의해서 증가하는 특성을 나타낸다

후속연구

추후 지속적으로 신뢰성으로 고려한 초고속 고집적을 위한 MOS 트랜지스터의 응용을 위해서 소자에서 음바이어스 온도 불안정(NBTI) 전류의 스트레스에 기인하는 최신 공정과 소자 개발에 따른 특성파라미터의 계속적인 측정과 분석을 통하여 소자의 신뢰성과 성능을 향상 시 키고자 한다.

참고문헌 (6)

H. Hwang, et al "Contribution of Interface States and Oxide Traps to the Negative Bias Temperature Instability of High-k pMOSFETs" IEEE EDL, Vol.30, No.3, pp.291-293, Mar. 2009.

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S. J. Lin et al "Gate-Induced Drain Leakage (GIDL) Improvement for Millisecond Flash Anneal (MFLA) in DRAM Application" IEEE Trans. Electron Devices, Vol.56, No. 8, pp.1608-1617, Aug. 2009.

상세보기
M. Gurfinkel, S. Yoram, et al "Enhanced Gate Induced Drain Leakage current in HfO2 MOSFETs due to remote interface trapassisted tunneling," in IEDM Tech. Dig., 2006, pp.14-16, Dec .2006.
Ali Khakifirooz "MOSFET Performance Scaling -Part II: Future Directions" IEEE Trans. Electron Devices, Vol.55, No.6, pp.1401-1408, June. 2008.

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I.S. Han et al "New Observation of Mobility and Reliability Dependance on Mechanical Film Stress in Strained Silicon CMOSFETs" IEEE Trans. on ED, Vol.55 No.6 pp.1352- 1358. June. 2008.
Y. Yang et al. "Characteristics and Fluctuation of Negative Bias Temperature Instability in Si Nanowire FET" IEEE EDL, Vol.29, No.3, pp.242-245, March. 2008.

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저자의 다른 논문 :

표제어: PCR

동의어: Packet Collision Rate

용어 설명 출처 목록 (6)

용어 설명: PCR은 세균 특이성이 있는 primer를 이용하여 적은 수의 세균이 있을지라도 쉽게 검출할 수 있는 유용한 방법이며, 이를 이용하여 구강 내 치면세균막이나 타액에서 직접 세균을 검출할 수 있게 되었다[8].

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