[논문]PMOS 트랜지스터의 ESD 손상 분석

이경수; 정고은; 권기원; 전정훈

PMOS 트랜지스터의 ESD 손상 분석
ESD Failure Analysis of PMOS Transistors 원문보기

電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체, v.47 no.2=no.392, 2010년, pp.40 - 50

이경수 (성균관대학교 정보통신공학부) , 정고은 (성균관대학교 정보통신공학부) , 권기원 (성균관대학교 정보통신공학부) , 전정훈 (성균관대학교 정보통신공학부)

초록
AI-Helper

본 논문은 미세 CMOS 공정의 PMOS 트랜지스터에 높은 전류가 인가될 때 발생하는 기생 PNP 바이폴라 트랜지스터의 스냅백과 breakdown 동작에 초점을 맞춘다. $0.13\;{\mu}m$ CMOS 공정을 이용해 제작한 다양한 I/O 구조를 분석함으로써 PMOSFET의 ESD 손상 현상의 원인을 규명하였다. 즉, 인접한 다이오드로부터 PMOSFET의 바디로 전하가 주입됨으로써 PMOSFET의 기생 PNP 트랜지스터가 부분적으로 turn-on되는 현상이 발생하여 ESD에 대한 저항성을 저하시킨다. 2차원 소자 시뮬레이션을 통해 레이아웃의 기하학적 변수의 영향을 분석하였다. 이를 기반으로 새로운 PMOSFET ESD 손상을 방지하는 설계 방법을 제안한다.

Abstract ▼ AI-Helper

The studies of PMOS transistors in CMOS technologies are reviewed- focusing on the snapback and breakdown behavior of the parasitic PNP BJTs in high current regime. A new failure mechanism of PMOSFET devices under ESD conditions is also analyzed by investigating various I/O structures in a $0.13\;{\mu}m$ CMOS technology. Localized turn-on of the parasitic PNP transistor can be caused by localized charge injection from the adjacent diodes into the body of the PMOSFET, significantly degrading the ESD robustness of PMOSFETs. Based on 2-D device simulations the critical layout parameters affecting this problem are identified. Design guidelines for avoiding this new PMOSFET failure mode are also suggested.

주제어

AI 본문요약
AI-Helper

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문제 정의

본 논문에서는 I/O 핀에 직접적으로 연결된 diffusion 과 관련한 소자들(PMOSFET, 다이오드 등)의 레이아웃이 ESD 내구성에 큰 영향을 줄 수 있음을 보여준다. 안전한 설계를 위한 최상의 방법은 PMOSFET를 VO의 ESD 보호 소자로부터 20 ㎛ 이상 떨어진 곳에 배치하는 것이다.
본론에서는 먼저 실제 I/O 구조에서 PMOSFET의 정상적인 트리거링 메커니즘을 자세히 기술한다. 이를 기반으로 PMOSFET의 신뢰성 문제를 최소화하기 위한 설계 방법을 BoseDi 등의 실험을 기초로 설명한다図 이후, 최근에 발견한 PMOSFET ESD 손상 현상의 원인을 설명하고 이를 방지하기 위한 설계 방법을 제안한다I"8.

가설 설정

간략화한 I/O 레이아웃으로 PMOS pull-up 소자와 negative strike 다이오드만을 도시하였다. a) 가드링의 모든 곳에 금속 컨택과 금속선이 존재한다. b) 가드링의한 줄에 금속선이 없다
1) and negative strike diodes (D1 in Fig. 1) are illustrated, a) Its guard ring has metal contacts at every closure, b) met기 contacts are missing at one stripe.
9. Current Flow lines under ESD conditions, a) The PMOS transistor is separated from the negative strike diode (DR1 = 3 ㎛), b) the PMOS is close to the diode, therefore, the two devices are electrically cwupled (DR1 = 1 ㎛).
a) 가드링의 모든 곳에 금속 컨택과 금속선이 존재한다. b) 가드링의한 줄에 금속선이 없다
linjert는 negative strike 다이오드에서 PMOS 트랜지스터의 n-well로 들어가는 전자 흐름이다. 그림 9의 전류 흐름에서 보듯이, 【inject의 대부분이 RwelL2를 통해 가드링 컨택으로 직접흐른다고 가정하였다.

제안 방법

이를 기반으로 PMOSFET의 신뢰성 문제를 최소화하기 위한 설계 방법을 BoseDi 등의 실험을 기초로 설명한다図 이후, 최근에 발견한 PMOSFET ESD 손상 현상의 원인을 설명하고 이를 방지하기 위한 설계 방법을 제안한다I"8. 0.
이를 기반으로 PMOSFET의 신뢰성 문제를 최소화하기 위한 설계 방법을 BoseDi 등의 실험을 기초로 설명한다図 이후, 최근에 발견한 PMOSFET ESD 손상 현상의 원인을 설명하고 이를 방지하기 위한 설계 방법을 제안한다I"8. 0.13 舰 fully salicided, 3.3 V 공정의 다양한 I/O 구조를 TLP (Transmission Line Pulsing)를 이용하여 테스트하고, 2차원 회로/소자 혼성 모드 시뮬레이션을 이용하여 새로운 손상 메커니즘을 규명하였다.
PMOSFET pull-up 소자의 새로운 ESD 손상 현상을 3.3V, 0.13 ㎛ CMOS 공정의 다양한 I/O 구조를 이용하여 분석하였다. 새로운 손상 메커니즘과 다양한 레이아웃 변수들의 영향을 Transmission Line Pulse (TLP) 테스트와 소자/회로 혼성 모드 시뮬레이션을 통하여 검증하였다.
그림 13. p+ diffusion과 negative 다이오드의 n+ diffusion 사이의 거리를 변화시키며 살펴본 PMOS 트랜지스터의 ld~Vd 특성. Rgre 0 Q이고 DR1 은 1.
있다. 가드링 저항의 영향을 반영하기 위해 혼성모드 시뮬레이션에서는 럼프드 저항(lumped resistor) Rgr을 사용하였다. 실질적인 Rgr 값을 추출하기 위해서는 spreading resistance를 계산해야 한다.
각각의 레이아웃 변수 변화의 영향을 확인하기 위하여, 회로/소자 혼성 모드 시뮬레이션을 실행하였다. 그림 9는 시뮬레이션에서 사용된 소자와 회로의 구성을 나타낸다.
그림 7. 간략화한 I/O 레이아웃으로 PMOS pull-up 소자와 negative strike 다이오드만을 도시하였다. a) 가드링의 모든 곳에 금속 컨택과 금속선이 존재한다.
4T3]. 그 다음, RwelLO의 일부분을 Rgr로 인가하면서 소자의 특성을 살펴보았다. 식 4에서 예측한 것과 같이, Rgr 값이 클수록 PMOSFET의 바디 전위가 더욱 크게 변하여, PNP 트랜지스터가 낮은 Vti에서 트리거 될 수 있다.
그림 9는 시뮬레이션에서 사용된 소자와 회로의 구성을 나타낸다. 넓은 전류 범위에서 rail clamp의 온저항 (on-resistance)은 상수 값으로 보이기 때문에⑹, 그림 9 에서의 rail clamp를 저항, 凡蜘μ로 대체하여 실험 하였다. 기생 PNP 트랜지스터가 트리거 될 때 &0叩의 값을 측정결과에서 유추하여 시뮬레이션에 반영하였다.
분포된 well 저항을 계산하고 가드링 구조의 변화가 well 저항에 어떠한 영향을 미치는지 알아보기 위하여, 그림 14와 같이 3차원 시뮬레이션을 실행하였다. 두 개의 가드링 구조를 실험하였다. 첫 번째 구조는 그림 7(a)에서 보는것과 같이 사방이 금속선과 n+ diffusion으로 닫힌 구조이며, 다른 하나는 그림 7(b)처럼 한쪽 경계선에 금속컨택은 없고 n+ diffusion만을 가지는 U자 형태의 가드링이다.
실질적인 Rgr 값을 추출하기 위해서는 spreading resistance를 계산해야 한다. 분포된 well 저항을 계산하고 가드링 구조의 변화가 well 저항에 어떠한 영향을 미치는지 알아보기 위하여, 그림 14와 같이 3차원 시뮬레이션을 실행하였다. 두 개의 가드링 구조를 실험하였다.
13 ㎛ CMOS 공정의 다양한 I/O 구조를 이용하여 분석하였다. 새로운 손상 메커니즘과 다양한 레이아웃 변수들의 영향을 Transmission Line Pulse (TLP) 테스트와 소자/회로 혼성 모드 시뮬레이션을 통하여 검증하였다. Negative strike 다이오드로부터 PMOSFET 바디로의 지협적인 전하주입은 PMOSFET pull-up 소자의 기생 PNP 바이폴라 트랜지스터의 부분적인 tum-on을 유발한다.
Negative strike 다이오드로부터 PMOSFET 바디로의 지협적인 전하주입은 PMOSFET pull-up 소자의 기생 PNP 바이폴라 트랜지스터의 부분적인 tum-on을 유발한다. 이 경우 ESD 내성을 결정하는가장 중요한 레이아웃 변수는 DR1 이다 이 논문에서사용한 공정의 경우, 안전한 설계를 위하여 DR1 을 2 ㎛ 보다 크게 할 것을 제안한다. 본 논문에서 규명한 물리적 현상은 향후 더욱 복잡한 레이아웃을 요구하게될 ASIC I/O 회로의 ESD 내구성 향상을 위해 고려해야한다.
통해 검증해보는 것이 필요하다. 하지만 3차원 시뮬레이션의 복잡성을 고려하여 Vdd 와 n+ 가드링 사이의럼프드 저항인 Rgr을 변화시키며 2차원 시뮬레이션을함으로써 Rwdi 변화의 효과를 간접적으로 알아보았다. 2차원 시뮬레이션에서 well 저항 Rweu_o(그림 8에서 RwelLO = RwelLl + RweQ 은 Rgr를。으로 설정하였을 때 厶沥-_/d간의 관계로부터 구할 수 있다.

데이터처리

정리하였다. 추출한 저항 값은 A-A' 선의 중심에 컨택이 위치한 경우의 저항값을 기준으로 표준화하였다. 두 가드링 구조의 차이에 따른 측정값의 변화가 분명하게 나타난다.

성능/효과

0 ㎛로 증가할 때, HBM ESD 스트레스에 대한 내성은약 1 kV 증가한다. TLP 테스트 결과로부터 negative strike 다이오드와 가드링 사이의 거리(DR1)와 가드링형태가 I/O 회로의 ESD 내성을 결정하는 중요한 변수임을 추측할 수 있다.
기생 PNP 바이폴라 트랜지스터의 성능이 향상됨으로써 PMOS 트랜지스터가 ESD clamping 소자로써 사용될 수 있는 가능성을 갖게 되었다. 하지만 이와 함께 예기치 않게 PNP 트랜지스터가 트리거링 될 위험성 또한 증가하였으며 이는 새로운 신뢰성 문제를 유발한다6】.
첫째 I/O A, B, C 그리고 D의 손상된 부분은 그림 5와 유사하게 negative strike 다이오드에 근접한 PMOS 트랜지스터에 있다. 둘째 DR1 이 0.8 ㎛에서 1.0 ㎛로 증가할 때, HBM ESD 스트레스에 대한 내성은약 1 kV 증가한다. TLP 테스트 결과로부터 negative strike 다이오드와 가드링 사이의 거리(DR1)와 가드링형태가 I/O 회로의 ESD 내성을 결정하는 중요한 변수임을 추측할 수 있다.

후속연구

이러한 두 가지 결점들은 I/O 회로의 ESD 내성을 저하시키고 PNP 트랜지스터의 turn-on이 불균일하게 되는 원인이 된다. 다음 장에 이러한 레이아웃상의 변화가 ESD 내성에 주는 영향을 측정과 시뮬레이션 결과와 함께 좀 더 자세히 기술하겠다.
이 경우 ESD 내성을 결정하는가장 중요한 레이아웃 변수는 DR1 이다 이 논문에서사용한 공정의 경우, 안전한 설계를 위하여 DR1 을 2 ㎛ 보다 크게 할 것을 제안한다. 본 논문에서 규명한 물리적 현상은 향후 더욱 복잡한 레이아웃을 요구하게될 ASIC I/O 회로의 ESD 내구성 향상을 위해 고려해야한다. 또한 90 nm 이하의 공정에서 ESD 설계 방법을수립하는 데에 있어서, 이러한 분석과 모델링 방식은그 중요성이 증가 할 것이다.

참고문헌 (13)

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X. Zhang, 'Modeling and characterization of substrate resistance for deep submicron ESD protection devices,' Ph.D. dissertation, Stanford University, 2002

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표제어: PCR

동의어: Packet Collision Rate

용어 설명 출처 목록 (6)

용어 설명: PCR은 세균 특이성이 있는 primer를 이용하여 적은 수의 세균이 있을지라도 쉽게 검출할 수 있는 유용한 방법이며, 이를 이용하여 구강 내 치면세균막이나 타액에서 직접 세균을 검출할 수 있게 되었다[8].

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