본 논문은 수 GHz를 상회하는 동작 주파수를 갖는 RF집적회로와 고속 디지털 인터페이스를 위한 ESD 보호회로의 다양한 설계방법을 기술한다. 입/출력에 상당한 양의 기생 커패시턴스를 가지는 ESD 보호소자는 입/출력 임피던스 매칭에 영향을 주며, 이득, 잡음 등의 RF특성을 열화시킨다. 본 논문에서는 이와 같은 ESD 보호소자의 악영향에 대해 분석하고, 이를 감쇄시킬 수 있는 방안을 논한다. 또한 RF 특성과 ESD 내성 측정을 통해 RF/ESD 병합설계 방법을 기존의 RF ESD 보호소자의 설계방법과 비교, 분석한다.
본 논문은 수 GHz를 상회하는 동작 주파수를 갖는 RF집적회로와 고속 디지털 인터페이스를 위한 ESD 보호회로의 다양한 설계방법을 기술한다. 입/출력에 상당한 양의 기생 커패시턴스를 가지는 ESD 보호소자는 입/출력 임피던스 매칭에 영향을 주며, 이득, 잡음 등의 RF특성을 열화시킨다. 본 논문에서는 이와 같은 ESD 보호소자의 악영향에 대해 분석하고, 이를 감쇄시킬 수 있는 방안을 논한다. 또한 RF 특성과 ESD 내성 측정을 통해 RF/ESD 병합설계 방법을 기존의 RF ESD 보호소자의 설계방법과 비교, 분석한다.
In multi-GHz RF ICs and high-speed digital interfaces, ESD protection devices introduce considerable parasitic capacitance and resistance to inputs and outputs, thereby degrading the RF performance, such as input/output matching, gain, and noise figure. In this paper, the impact of ESD protection de...
In multi-GHz RF ICs and high-speed digital interfaces, ESD protection devices introduce considerable parasitic capacitance and resistance to inputs and outputs, thereby degrading the RF performance, such as input/output matching, gain, and noise figure. In this paper, the impact of ESD protection devices on the performance of RF ICs is investigated and design methodologies to minimize this impact are discussed. With RF and ESD test results, the 'RF/ESD co-design' method is discussed and compared to the conventional RF ESD protection method which focuses on minimizing the device size.
In multi-GHz RF ICs and high-speed digital interfaces, ESD protection devices introduce considerable parasitic capacitance and resistance to inputs and outputs, thereby degrading the RF performance, such as input/output matching, gain, and noise figure. In this paper, the impact of ESD protection devices on the performance of RF ICs is investigated and design methodologies to minimize this impact are discussed. With RF and ESD test results, the 'RF/ESD co-design' method is discussed and compared to the conventional RF ESD protection method which focuses on minimizing the device size.
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문제 정의
본 논문에서는 'low-C ESD 설계' 방법이 가지는 제약을 대역폭, 이득 손실, 잡음 특성 등과 관련하여 알아보았다. 상대적으로 낮은 주파수 대역(< 2~3 GHz)에서는 약 0.
본 논문에서는 ESD 보호소자가 신호 전달에 미치는 영향을 ESD 보호소자의 등가 모델을 통해서 분석하고, 이 영향을 최소화하기 위한 on-chip ESD 보호회로의 설계 동향에 대해서 기술한다. 또한 이러한 설계 방법이 실제로 적용된 사례 연구를 통해 ESD 보호소자의성능 개선에 대한 분석 및 검증을 수행하였다.
이러한 문제의 해결 방법을 크게 두 가지로 분류할 수 있다. 첫 번째는 ESD 다이오드 등의 기존 소자를 최적화 하여 부하를 최소화 하거나团, SCR(Silicon Controlled Rectifier) 과 같은 단위 부하 당 전류 구동 능력이 뛰어난 소자를 esd 보호소자로서 개발하는 것이다RT. 하지만 소자의 최적화에는 어느 정도의 한계가 있으며, 또 일반적으로 제공되는 소자가 아닌 별도의 소자를 사용하는 경우에는 추가적인 비용이 발생하는 문제점을 가지고 있다.
가설 설정
1) NF특성의 악화에 대한 이전의 분석에서는, 광대역에서의 입력 매칭이 완벽하다고 가정하였다. 하지만 실제로는 앞서 2.
4) 그림 3에서, ESD 보호소자는 소스 임피던스(=50 Q)를 직접적으로 바라보고 있고 내부회로의 임피던스는 소스 임피던스와 완벽히 매칭되어 있다고 가정하였다. 그러나 많은 경우에 ESD 보호소자가 위치한 노드의 임피던스는 소스 임피던스와 매칭이 되지 않는다.
또한 같은 주파수 대역에서 다이오드의 Rp는약 8 k挽에 달한다. Rp가 RF특성에 미치는 영향을 보기 위해 ESD 보호소자가 패드 바로 옆에 위치하고 내부 회로로 바라본 임피던스가 소스임피던스(Zo = 50 Q) 와매칭되어 있다고 가정하자. 이러한 경우 신호전력손실은 식 ⑻과 같이 나타낼수 있다.
이러한 경우 신호전력손실은 식 ⑻과 같이 나타낼수 있다. 단 이때 리액턴스 성분에 의한 매칭 특성의 변화는 무시할 정도이거나 매칭 네트워크에 완전히 흡수되었다고 가정하였다.
이때 RF 입력 임피던스(Zin)는 소스임피던스 (Zsrc=Zo)와 매칭 된 상태를 가정한다. ESD 보호소 자가 입력소스와 매칭네트워크 사이에 추가되면서 앞서 언급한 Cesd의 영향이 나타나게 된다* 고주파에서 Cesd 는 입력 매칭 특성을 변화시켜 반사계수 SU과 신호전달계수 S21의 특성에도 악영향을 미친다.
[31]에서는 이를 개선할 수 있도록 ESD 보호소자와 실제 내부 회로의 연결 부분의 위치를 바꾸어 T-coil을 사용하는 방법이 제안되었다. 제안된 형태의 T-coil을 200 fF의 입력 커패시턴스를 가지는 내부회로와 800 fF의 커패시턴스를 가지는 ESD 보호소자를 가정하고 S11 을 10 GHz 이하의 주파수 영역에서 TO dB 이하가 되도록 설계하였을 때의 신호 전달 및 신호의 시간지연 특성은 그림 16과 같다
제안 방법
5 mW의 전력 소모를 가지며, 전류-전류 피드백이 추가된 세 단 캐스케이드 증폭기로 구성되어 있다. M. 또한 전형적인 듀얼 다이오드 형태의 ESD 보호 소자를 가지는 증폭기도 함께 구현함으로써, 두 증폭기의 특성 비교를 통해 TT-SCR과 다이오드의 성능을 비교하였다. 그림 12에 나타내지 않았지만, Vdd와 Vss간에도 SCR 형태의 전력 클램프를 사용하여 전력선간의 ESD 전류경로를 형성하였다.
또 다른 다른 광대역 회로용 ESD 보호방법으로 그림 9와 같이 bootstrap 증폭기를 이용한 방법이 제안되었다&的 회로가 정상 동작하는 경우에 그림 9와 같이 RF패드와 ESD 소자의 중간노드를 이득이 1인 증폭기를 이용하여 bootstrap시킴으로써 RF패드에서 ESD 보호소 자의 임피던스가 보이지 않도록 한다. 이때 넓은 주파수 대역에서 ESD 소자의 임피던스를 보이지 않도록 하는 것뿐만 아니라 입출력 신호의 주파수에 따른 신호 지연 변화를 막을 수 있도록 증폭기를 설계하는 것이 중요하다.
동향에 대해서 기술한다. 또한 이러한 설계 방법이 실제로 적용된 사례 연구를 통해 ESD 보호소자의성능 개선에 대한 분석 및 검증을 수행하였다.
본 장에서는 지금까지의 논의된 설계 방법이 실제로 적용된 대표적 사례를 분석한다. 먼저 3.
성능/효과
2) 저항 성분에서 발생하는 열잡음 이외에도 사용되는 소자에 따라 shot noise와 같은 추가 적 인 잡음이 발생 할 수 있다. [21]에서는 다양한 ESD 보호 소자들의 각 잡음 성분들이 확인되었고, LNA의 잡음 분석에 포함되 었다.
위의 결과에서 나타나듯이 TT-SCR (275 fF)을 사용한 경우 듀얼 다이오드 (290 fF)를 사용한 경우에 비해 상대적으로 낮은 트리거링 전압(3.5 V)과 유지 전압(< 2.5 V @1.3 A)특성을 나타낸다. 2 kV의 HBM에 대한 내성을 기준으로 할 때 위의 SCR을 더욱 축소시킬 수 있는 여지가 있으며, 이때 SCR의 Cesd는 약 瑯 fF로축소될 수 있다切
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