[논문]반도체 노광 공정의 DI 세정과 Oxide의 HF 식각 과정이 실리콘 표면에 미치는 영향

백정헌; 최선규; 박형호

doi:10.3740/mrsk.2010.20.8.423

문제 정의

본 연구에서는 Si-oxide 계면에서 발생하는 하전 현상이 Si pits 현상으로 이어지는 메커니즘을 밝히고 DI 세정의 핵심 parameter인 시간 및 rpm (revolution per minute) 등의 변경을 통하여 Si pits 발생 정도를 defect inspection 장치를 통하여 관찰 하였으며, 동시에 PDM(plasma density monitor) 장치를 이용하여 하전 정도와 Si pits 발생 정도의 관계를 규명함으로써 oxide 막질에서는 하전 현상이 마찰 하전에 의해서 발생할 수 있다는 것을 밝히고자 하였다. 또한 세정 과정을 충분히 하여 원하지 않는 이물질이 패터닝 이후에 남지 않게 하는 최소 공정 시간 마진을 검증하는 최적화 실험을 진행하였다.
반도체 제조 공정 중에서 plasma를 사용하는 공정에서 주로 연구되고 있는 하전이 소자에 미치는 영향이 plasma를 사용하지 않는 lithography 공정의 인자에 의해서도 발생할 수 있음을 확인하였다. 본 연구에서는 oxide 절연막이 형성된 상태에서 photo 공정을 진행하는 경우에 있어서 DI 세정의 영향이 있음을 규명하였고, 마찰 하전 현상에 의한 하전 현상과 밀접한 연관이 있음을 알았다. 이와 같은 연구로부터 다음과 같은 결론을 도출하였다.
본 연구에서는 막질에서 발생하는 마찰 대전 현상을 규명하기 위해서 하전 발생 정도를 파악하고자 하는 목적으로 PDM 장치를 이용하였다.^6-7) 사용한 장치는 SDI 사의 FAaST230 모델로 wafer와 surface potential electrode(Kelvin Probe)와의 noncontact 방식을 이용하여 plasma non-uniformity로 인해 생성된 하전에 의해 변화된 V_ox(oxide barrier)를 측정하여 plasma charging damage 여부를 monitoring 하는 것이다.

제안 방법

이렇게 준비된 시료를 PDM 장치를 이용하여 하전 분포의 정도와 uniformity를 측정하였다. 500, 2000 rpm의 두 조건에서 시간을 0~70 초까지 10 초 간격으로 나누어서 세정 과정을 진행 한 후에 PDM을 통하여 wafer내의 전압 변화를 관찰하였다.
DI 세정으로 이물질을 제거하기 위해 소요되는 최소 시간을 도출하고 Si pits이 발생하지 않는 공정 시간을 확인하기 위해 500 rpm의 고정된 wafer 회전수 조건에서 세정 시간을 10, 13, 16, 19, 21, 24, 27, 30, 33, 36, 40 초의 조건으로 시행한 결과를 Fig. 3에 제시하였다. 앞의 실험과 동일하게 후속 HVGX deglaze 공정을 통하여 oxide를 제거한 이후에 발생되는 residue와 Si pits의 발생 정도를 검증하였다.
^6-7) 사용한 장치는 SDI 사의 FAaST230 모델로 wafer와 surface potential electrode(Kelvin Probe)와의 noncontact 방식을 이용하여 plasma non-uniformity로 인해 생성된 하전에 의해 변화된 V_ox(oxide barrier)를 측정하여 plasma charging damage 여부를 monitoring 하는 것이다. Gate oxide의 plasma damage는 non-contact, real time monitoring 으로 PDM 을 이용, ∆V_PDM의 측정으로 monitoring 하였다. 즉 패턴이 없는 bare oxide의 표면에 식각후 잔재하는 plasma charge를 wafer 표면과 reference electrode가 collection하고 이로부터 인가되는 AC signal의 ∆V_PDM 값을 센서가 측정 하여 한 wafer 당 6000 point에 이르는 V_PDM의 map으로 구현하였다.
STI (shallow trench isolation) process를 통하여 소스, 드레인으로 사용되는 액티브 지역을 형성 시켜 주면, 각 소자간의 isolation 이 이루어지게 된다. High voltage 영역과 low voltage 소자 영역을 나누어 주기 위해서 oxidation 공정을 통하여 gate oxide를 형성 시켜주는데, 그 이전에 액티브 지역의 잔류 oxide와 불순물을 제거하여 완벽한 조건을 만들어주기 위해서 SC1 (standard cleaning 1) / HF / H₂O₂를 이용하는 wet 공정을 도입하였다. 이후에 850℃, 6 hr 정도 oxidation 공정을 진행하여 gate oxide를 100 Å 정도 형성 시켰다.
그리고 Si pits 의 image 확인을 위한 장치로서 SEM (scanning electron microscope) 장치를 이용 하였다. JEOL 사의 tilt SEM 과 Hitachi 사의 평면 SEM을 이용하여 분석을 진행 하였다.
Si pits 이 발생하는 메커니즘을 규명하기 위해 Si pits 개선 최적화 실험에서 진행된 조건에 맞는 DI 세정 rpm과 시간에 따라 하전 정도를 측정하였다. 측정 시료는 Si wafer에 oxide 1000 Å을 CVD를 이용하여 증착한 이후에 developer 장치의 develop unit 을 통해 현상액 분사 없이 DI 세정 조건을 나누어 실시하였다.
Si pits의 주요 인자를 판단하기 위해 500, 1000, 2000 rpm 에서 10, 20 및 40 초 동안 DI 세정을 진행한 후, deglaze 및 defect inspection 으로 Si pits 형성여부를 관찰하였다. 이후 DI 세정에 의한 이물질 제거를 위한 최소 시간의 도출과 Si pits이 발생하지 않는 공정 시간의 확인을 위해 500 rpm 에서 세정 시간을 각각 10, 13, 16, 19, 21, 24, 27, 30, 33, 36, 40 초로 하고 후속 HVGX deglaze 공정을 통하여 oxide를 제거한 이후에 발생되는 residue와 Si pits 의 발생 정도를 검증 하였다.
Si pits의 주요 인자를 판단하기 위해 500, 1000, 2000 rpm 에서 10, 20 및 40 초 동안 총 9개의 시료에 대해 DI 세정을 진행한 후, deglaze 및 defect inspection 으로 Si pits 형성여부를 관찰하고 그 결과를 Fig. 2에 제시하였다. DI 세정을 10 초간 실시한 경우에는 rpm에 관계없이 Si pits이 전혀 발생하지 않음을 알 수 있다.
Si wafer 위에서 발생하는 defects를 검출하기 위한 장치로서 KLA-Tencor사의 KLA23XX 모델을 이용하여, Si pits 발생의 정도 파악 및 wafer image map등의 정보를 얻었다. 그리고 Si pits 의 image 확인을 위한 장치로서 SEM (scanning electron microscope) 장치를 이용 하였다.
본 연구에서는 Si-oxide 계면에서 발생하는 하전 현상이 Si pits 현상으로 이어지는 메커니즘을 밝히고 DI 세정의 핵심 parameter인 시간 및 rpm (revolution per minute) 등의 변경을 통하여 Si pits 발생 정도를 defect inspection 장치를 통하여 관찰 하였으며, 동시에 PDM(plasma density monitor) 장치를 이용하여 하전 정도와 Si pits 발생 정도의 관계를 규명함으로써 oxide 막질에서는 하전 현상이 마찰 하전에 의해서 발생할 수 있다는 것을 밝히고자 하였다. 또한 세정 과정을 충분히 하여 원하지 않는 이물질이 패터닝 이후에 남지 않게 하는 최소 공정 시간 마진을 검증하는 최적화 실험을 진행하였다.
3에 제시하였다. 앞의 실험과 동일하게 후속 HVGX deglaze 공정을 통하여 oxide를 제거한 이후에 발생되는 residue와 Si pits의 발생 정도를 검증하였다. Fig.
측정 시료는 Si wafer에 oxide 1000 Å을 CVD를 이용하여 증착한 이후에 developer 장치의 develop unit 을 통해 현상액 분사 없이 DI 세정 조건을 나누어 실시하였다. 이렇게 준비된 시료를 PDM 장치를 이용하여 하전 분포의 정도와 uniformity를 측정하였다. 500, 2000 rpm의 두 조건에서 시간을 0~70 초까지 10 초 간격으로 나누어서 세정 과정을 진행 한 후에 PDM을 통하여 wafer내의 전압 변화를 관찰하였다.
Si pits의 주요 인자를 판단하기 위해 500, 1000, 2000 rpm 에서 10, 20 및 40 초 동안 DI 세정을 진행한 후, deglaze 및 defect inspection 으로 Si pits 형성여부를 관찰하였다. 이후 DI 세정에 의한 이물질 제거를 위한 최소 시간의 도출과 Si pits이 발생하지 않는 공정 시간의 확인을 위해 500 rpm 에서 세정 시간을 각각 10, 13, 16, 19, 21, 24, 27, 30, 33, 36, 40 초로 하고 후속 HVGX deglaze 공정을 통하여 oxide를 제거한 이후에 발생되는 residue와 Si pits 의 발생 정도를 검증 하였다.
Gate oxide의 plasma damage는 non-contact, real time monitoring 으로 PDM 을 이용, ∆V_PDM의 측정으로 monitoring 하였다. 즉 패턴이 없는 bare oxide의 표면에 식각후 잔재하는 plasma charge를 wafer 표면과 reference electrode가 collection하고 이로부터 인가되는 AC signal의 ∆V_PDM 값을 센서가 측정 하여 한 wafer 당 6000 point에 이르는 V_PDM의 map으로 구현하였다.
측정 시료는 Si wafer에 oxide 1000 Å을 CVD를 이용하여 증착한 이후에 developer 장치의 develop unit 을 통해 현상액 분사 없이 DI 세정 조건을 나누어 실시하였다.
측정 시료는 Si wafer에 oxide 1000 Å을 CVD를 이용하여 형성한 이후에 DI 세정을 500, 2000 rpm의 회전 수에서 시간을 0 ~ 70 초까지 10 초 간격으로 나누어서 진행 한 후에 PDM을 통하여 wafer내의 voltage 변화를 관찰하였다.

대상 데이터

본 연구에서는 핵심 공정 파라미터의 역할을 한 developer의 recipe 실험을 진행한 장비로 TEL 사의 coating & developer를 사용하였다.

이론/모형

Si wafer 위에서 발생하는 defects를 검출하기 위한 장치로서 KLA-Tencor사의 KLA23XX 모델을 이용하여, Si pits 발생의 정도 파악 및 wafer image map등의 정보를 얻었다. 그리고 Si pits 의 image 확인을 위한 장치로서 SEM (scanning electron microscope) 장치를 이용 하였다. JEOL 사의 tilt SEM 과 Hitachi 사의 평면 SEM을 이용하여 분석을 진행 하였다.

성능/효과

1. Lithography 공정의 현상 과정 중 DI 세정에 의한 영향으로, 후속 진행되는 high voltage deglaze 공정에서 HF 처리를 이용한 oxide film의 선택적인 제거 과정에서 Si pits이 발생함을 확인 할 수 있었다.
2. 현상과정의 DI 세정시 여러 인자 중에서 세정 시간과 wafer의 회전수가 Si pits 의 형성과 연관성이 매우 높은 parameter임을 확인하였다.
3. PDM 측정 장치를 이용한 DI 세정 조건별 하전 정도를 파악함으로써 DI 세정 시간과 rpm에 의한 마찰 하전 현상이 발생할 수 있음을 확인하였다. 또한 이로 인해서 oxide film에 발생한 하전이 HF를 이용한 oxide 의 선택적인 제거 과정에서 Si 표면의 defect에서의 국부적인 식각 반응을 촉진시켜 선택적으로 Si pits을 발생시키는 메커니즘을 설명할 수 있었다.
앞의 실험과 동일하게 후속 HVGX deglaze 공정을 통하여 oxide를 제거한 이후에 발생되는 residue와 Si pits의 발생 정도를 검증하였다. Fig. 3에서 나타난 바와 같이 residue의 발생 정도는 10 초 조건에서 10 ea/cm²로 최대의 결과를 보였고, 세정 시간 증가에 따라 차츰 감소하기 시작하여 30 초 이상이 되어야 DI 세정으로 인해 develop액에 녹은 resist의 잔류물을 충분히 제거하는 것이 가능함이 확인 되었다. DI 세정 시간이 증가함에 따라 27 초 이상의 조건에서 Si pits이 나타나기 시작하였고, 그 이상의 조건에서도 defect density가 3 ea/cm² 정도로 비슷한 경향을 보였다.
본 연구를 통하여 lithography 공정 중 develop 과정에서 사용되는 공정 인자 고려 시 DI 세정 시간과 rpm을 residue만을 고려하여 충분히 늘리는 것은 시간 증가에 따른 생산성 저하뿐 아니라, oxide film과 같은 절연막 사용의 경우 하전 현상에 의한 원치 않는 결과가 발생할 수있으므로 신중하게 고려해야 함을 확인 하였다. 또한 기존에 반도체 공정 중 photo 공정 외의 타 공정에서만 확인되었던 하전으로 인한 막질 영향 및 소자 영향 현상이 lithography 공정에서도 기인될 수 있음을 확인하였다.
PDM 측정 장치를 이용한 DI 세정 조건별 하전 정도를 파악함으로써 DI 세정 시간과 rpm에 의한 마찰 하전 현상이 발생할 수 있음을 확인하였다. 또한 이로 인해서 oxide film에 발생한 하전이 HF를 이용한 oxide 의 선택적인 제거 과정에서 Si 표면의 defect에서의 국부적인 식각 반응을 촉진시켜 선택적으로 Si pits을 발생시키는 메커니즘을 설명할 수 있었다.
반도체 제조 공정 중에서 plasma를 사용하는 공정에서 주로 연구되고 있는 하전이 소자에 미치는 영향이 plasma를 사용하지 않는 lithography 공정의 인자에 의해서도 발생할 수 있음을 확인하였다. 본 연구에서는 oxide 절연막이 형성된 상태에서 photo 공정을 진행하는 경우에 있어서 DI 세정의 영향이 있음을 규명하였고, 마찰 하전 현상에 의한 하전 현상과 밀접한 연관이 있음을 알았다.
본 연구를 통하여 lithography 공정 중 develop 과정에서 사용되는 공정 인자 고려 시 DI 세정 시간과 rpm을 residue만을 고려하여 충분히 늘리는 것은 시간 증가에 따른 생산성 저하뿐 아니라, oxide film과 같은 절연막 사용의 경우 하전 현상에 의한 원치 않는 결과가 발생할 수있으므로 신중하게 고려해야 함을 확인 하였다. 또한 기존에 반도체 공정 중 photo 공정 외의 타 공정에서만 확인되었던 하전으로 인한 막질 영향 및 소자 영향 현상이 lithography 공정에서도 기인될 수 있음을 확인하였다.
이는 Si pits이 발생하기 위한 DI water와 wafer간의 충돌로 인한 마찰 하전이 적게 발생한 결과로 추정할 수 있다. 회전수 500 rpm 조건에서는 세정 시간을 10, 20, 40 초 로 증가함에 따라 defect density가 0, 3, 6 ea/cm²로 비례해서 증가하는 경향을 보이고 있으며 회전수 1000 rpm에서도 동일하게 0, 5, 10 ea/cm²으로 증가하였고, 회전수 2000 rpm에서도 0, 12, 20 ea/cm²로 증가하는 경향을 나타내고 나아가 동일 시간에서는 회전수 증가에 따라 Si pits이 증가함을 나타내었다. 이는 DI 세정 시간이 Si pits의 발생 경향을 증가시키는 매우 주요 인자이나 10 초의 경우, 세 rpm 모두에서 Si pits이 발생하지 않아 Si pits의 발생에는 임계 세정 시간이 존재하며 Si pits 의 형성에 있어서는 rpm과 함께 세정 시간이 중요한 요인으로 작용함을 알 수 있다.

핵심어	질문	논문에서 추출한 답변
	포토 공정은 어떤 과정으로 진행되는가?	반도체 제조 공정 중 포토 공정은 원하는 필름 구조막의 모양을 형성하기 위한 etch masking 역할이나 원하는 지역에 적정량의 이온을 주입하기 위해 masking을 형성하는 공정이다.2) 기본적으로 사진을 찍는 과정과 거의 동일하며, Si wafer 위에 resist coating → exposure → develop 의 3단계 공정을 통하여 진행이 된다. Resist coating 공정은 Si wafer 위에 PR (photoresist)을 도포하는 공정이고, exposure 공정은 반도체 설계에서 완성된 모양을 원판 mask를 이용하여 wafer에 도포된 resist에 일정한 파장의 빛을 통과시켜 PR이 감광되도록 해주는 공정이다.
	포토 공정은 어떤 공정인가?	Photolitho graphy는 석판 인쇄술이라고도 하며, 오늘날 거의 모든 집적회로를 제조하기 위한 패터닝을 형성하는 방법으로 사용되고 있다. 반도체 제조 공정 중 포토 공정은 원하는 필름 구조막의 모양을 형성하기 위한 etch masking 역할이나 원하는 지역에 적정량의 이온을 주입하기 위해 masking을 형성하는 공정이다.2) 기본적으로 사진을 찍는 과정과 거의 동일하며, Si wafer 위에 resist coating → exposure → develop 의 3단계 공정을 통하여 진행이 된다.
	DI 세정은 무엇을 제거하기 위한 과정인가?	3) 반응이 완료된 이후에는 남은 반응물을 제거하기 위해 DI (deionized) water를 이용하여 wafer를 회전시키면서 세정을 진행하게 된다. DI 세정을 진행하는 것은 Si wafer 위에 남아있는 PR 반응물을 깨끗하게 제거하기 위한 과정으로, 진행 중에 최적화되지 않을 경우 이물질이 남게 되는 현상이 발생할 수 있으므로 완전한 세정이 가능하도록 충분한 시간을 설정하여 프로세스가 진행되도록 하고 있다.4)

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