본 논문에서는 디지털 제어 발진기의 전력소모를 최적화하는 설계기법을 제안한다. 디지털 제어 발진기의 Coarse tuning 비트수와 Fine tuning 비트수를 조절하여 LSB Resolution, 주파수 범위, 선형성, 이식성에는 영향을 주지 않고 전력소모를 최적화한다. 이를 위해 제어 비트에 따른 디지털 제어 발진기의 전력소모 변화를 분석하였다. 본 논문에서는 0.13um 1.2V CMOS 라이브러리를 이용하여 제안한 설계기법을 적용한 경우와 그렇지 않은 경우를 모두 설계, 모의실험 및 검증하였다. 제안한 설계기법을 적용한 디지털 제어 발진기는 모의실험결과 283MHz부터 1.1GHz의 클록을 생성할 수 있으며, LSB Resolution은 1.7ps이다. 디지털 제어 발진기의 출력 주파수가 1GHz일 때 전력소모는 2.789mW이다.
본 논문에서는 디지털 제어 발진기의 전력소모를 최적화하는 설계기법을 제안한다. 디지털 제어 발진기의 Coarse tuning 비트수와 Fine tuning 비트수를 조절하여 LSB Resolution, 주파수 범위, 선형성, 이식성에는 영향을 주지 않고 전력소모를 최적화한다. 이를 위해 제어 비트에 따른 디지털 제어 발진기의 전력소모 변화를 분석하였다. 본 논문에서는 0.13um 1.2V CMOS 라이브러리를 이용하여 제안한 설계기법을 적용한 경우와 그렇지 않은 경우를 모두 설계, 모의실험 및 검증하였다. 제안한 설계기법을 적용한 디지털 제어 발진기는 모의실험결과 283MHz부터 1.1GHz의 클록을 생성할 수 있으며, LSB Resolution은 1.7ps이다. 디지털 제어 발진기의 출력 주파수가 1GHz일 때 전력소모는 2.789mW이다.
This paper presents a design procedure of digitally controlled oscillator(DCO) for power optimization. By controlling coarse tuning bits and fine tuning bits of DCO, the proposed design procedure can optimize the power dissipation and does not affect the LSB resolution, frequency range, linearity, p...
This paper presents a design procedure of digitally controlled oscillator(DCO) for power optimization. By controlling coarse tuning bits and fine tuning bits of DCO, the proposed design procedure can optimize the power dissipation and does not affect the LSB resolution, frequency range, linearity, portability. For optimization, the relationship between control bits and power dissipation of the DCO was analyzed. The DCO circuits using and unusing proposed design technique have been designed, simulated and proved using 0.13um, 1.2V CMOS library. The DCO circuit with proposed design technique has operation range between 283MHz and 1.1GHz and has 1.7ps LSB resolution and consumes 2.789mW at frequency of 1GHz.
This paper presents a design procedure of digitally controlled oscillator(DCO) for power optimization. By controlling coarse tuning bits and fine tuning bits of DCO, the proposed design procedure can optimize the power dissipation and does not affect the LSB resolution, frequency range, linearity, portability. For optimization, the relationship between control bits and power dissipation of the DCO was analyzed. The DCO circuits using and unusing proposed design technique have been designed, simulated and proved using 0.13um, 1.2V CMOS library. The DCO circuit with proposed design technique has operation range between 283MHz and 1.1GHz and has 1.7ps LSB resolution and consumes 2.789mW at frequency of 1GHz.
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문제 정의
그러나 출력 주파수 범위와 Resolutione 같음에도 불구하고 Coarse twing 비트수와 Fine tuning 비트 수에 따라서 각 블록의 Delay cell의 개수가 달라지므로 전력 소모에는 차이가 발생하게 된다. 이에 본 논문에서는 Coarse tuning 비트수와 Fine tuning 비트수를 조절하여 디지털 제어 발진기의 전력소모를 최적화할 수 있는 설계기법을 제안하였다.
본 논문에서는 디지털 제어 발진기의 전력소모를 최적화할 수 있는 설계 기법을 제안하였다. 제안한 설계기법을 이용하면 전력소모를 최적화 할 수 있는 Coarse tuning 비트수와 Fine tuning 비트수를 구할 수 있다.
제안 방법
수식 (3)을 이용하여 디지털 제어 발진기의 총 동적 전력 소모를 구할 때는 전원 전압(吃》)과 스위칭 주파수 知1)는 제어 비트수와 무관하므로 제어 비트수에 따라각 스위칭 노드별로 보이는 커패시터(GJ의 크기만 고려하면 된* 다 그림 2의 Coarse tuning 블록의 Delay celle 인버터 두 개로 구성하였으며, MUX는 그림 3과 같이 Binary tree 구조를 기반으로 2-input NAND 게이트를 사용하였다. Coarse tuning 블록의 동적 전력 소모는 다음과 같다,
여러 개의 substage로 구성된다回. 본 논문에서는 제안된 설계 기법을 보다 쉽게 검증하기 위해서 그림 4 와 같이 Fine tuning 블록을 두 개로 나누어 구현하였다. 1st Fine tuning 블록은 제어 비트수 n, 2"T 개의 2-input NOR 게이트로 구현하였으며, 舟 Fine tuning 블록은 Coarse tuning 비트수와 Fine tuning 비트 수 가변하더라도 LSB Resolution을 일정하게 유지하기 위해 제어 비트수 3, 2牡1개의 인버터로 구현하였다.
본 논문에서는 제안된 설계 기법을 보다 쉽게 검증하기 위해서 그림 4 와 같이 Fine tuning 블록을 두 개로 나누어 구현하였다. 1st Fine tuning 블록은 제어 비트수 n, 2"T 개의 2-input NOR 게이트로 구현하였으며, 舟 Fine tuning 블록은 Coarse tuning 비트수와 Fine tuning 비트 수 가변하더라도 LSB Resolution을 일정하게 유지하기 위해 제어 비트수 3, 2牡1개의 인버터로 구현하였다. Fine tuning 블록의 동적 전력소모는 다음과 같다.
먼저 Matlab을 이용하여 디지털 제어 발진기의 전력소모를 최적화하는 Coarse tuning 비트수와 Fine tuning 비트수를 구하였다. 다음으로 Matlab 결과를 검증하기 위하여 Spectre 를 이용하여 디지털 제어 발진기를 구현하였다.
Coarse tuning 비트수와 디지털 제어 발진기의 동적 전력 소모 관계를 도식화하기 위해 먼저 수식 (1), (2)를 이용하여 총 제어 비트수를 12로 결정하였다. 수식 (4), (5), (6)에 사용되는 Qm, Ce2, G* 의 크기는 CMOS 0.
Matlab 모의실험결과를 검증하기 위하여 디지털 제어 발진기는 CMOS 0.13um 공정을 이용하여 Coarse tuning 비트수가 각각 3, 4, 5일 때를 모두 구현하였다. 그림 6은 각 경우에 대한 레이아웃을 나타내며, 면적은 550um X 150um (0.
수 있는 설계 기법을 제안하였다. 제안한 설계기법을 이용하면 전력소모를 최적화 할 수 있는 Coarse tuning 비트수와 Fine tuning 비트수를 구할 수 있다. Matlab 모의실험결과를 통해 전력소모를 최적화 할 수 있는 Coarse tuning 비트수와 Fine tuning 비트 수를 구하였고 이를 Spectre를 통해 검증하여, 제안한 설계기법이 디지털 제어 발진기의 전력소모를 최적화하는 것을 확인할 수 있다.
대상 데이터
총 제어 비트수를 12로 결정하였다. 수식 (4), (5), (6)에 사용되는 Qm, Ce2, G* 의 크기는 CMOS 0.13um 공정 파라미터를 이용하여 구하였다. 디지털 제어 발진기의 출력 주파수가 1GHz, 전원 전압이 1.
데이터처리
제안된 설계 기법을 검증하기 위해서 Matlab과 Spectre로 모의실험을 진행하였다. 먼저 Matlab을 이용하여 디지털 제어 발진기의 전력소모를 최적화하는 Coarse tuning 비트수와 Fine tuning 비트수를 구하였다.
이론/모형
모의실험을 진행하였다. 먼저 Matlab을 이용하여 디지털 제어 발진기의 전력소모를 최적화하는 Coarse tuning 비트수와 Fine tuning 비트수를 구하였다. 다음으로 Matlab 결과를 검증하기 위하여 Spectre 를 이용하여 디지털 제어 발진기를 구현하였다.
성능/효과
디지털 제어 발진기는 Tuning 블록의 제어범위가 이전 Tuning 블록의 Resolution보다 커야 함을 만족해야 한다. Coarse tuning 비트수가 각각 3, 4, 5 일 때 모두 만족하는 것을 확인할 수 있다. 또한 각각의 경우에 대해 LSB Resolution0! 1.
있다. 각각의 경우 모두 선형성을 갖고 있음을 확인하였고 기울기도 동일함을 확인할 수 있다. 또한 제어 가능한 주기 범위 역시 동일함을 확인할 수 있다・
구현된 디지털 제어 발진기의 전력소모가 Matlab 모의실험 결과보다 높은 이유는 동적 전력소모와 정적전력 소모를 모두 고려하였기 때문이다. Coarse tuning 비트수는 4, 1st Fine tuning 비트수는 5, 2nd Fine tuning 비트수는 3일 때 전력소모가 가장 최소가 되는 것을 확인하였다. 따라서 제안한 설계기법을 이용하여 디지털 제어 발진기의 전력소모를 최적화 할 수 있다.
Coarse tuning 비트수는 4, 1st Fine tuning 비트수는 5, 2nd Fine tuning 비트수는 3일 때 전력소모가 가장 최소가 되는 것을 확인하였다. 따라서 제안한 설계기법을 이용하여 디지털 제어 발진기의 전력소모를 최적화 할 수 있다. 표 2에서 Coarse tuning 비트수에 따른 성능비교 결과를 요약하였다.
제안한 설계기법을 이용하면 전력소모를 최적화 할 수 있는 Coarse tuning 비트수와 Fine tuning 비트수를 구할 수 있다. Matlab 모의실험결과를 통해 전력소모를 최적화 할 수 있는 Coarse tuning 비트수와 Fine tuning 비트 수를 구하였고 이를 Spectre를 통해 검증하여, 제안한 설계기법이 디지털 제어 발진기의 전력소모를 최적화하는 것을 확인할 수 있다. 제안된 설계 기법을 적용한 디지털 제어 발진기는 283M田부터 1.
Matlab 모의실험결과를 통해 전력소모를 최적화 할 수 있는 Coarse tuning 비트수와 Fine tuning 비트 수를 구하였고 이를 Spectre를 통해 검증하여, 제안한 설계기법이 디지털 제어 발진기의 전력소모를 최적화하는 것을 확인할 수 있다. 제안된 설계 기법을 적용한 디지털 제어 발진기는 283M田부터 1.1GHz의 클록을 생성할 수 있으며, LSB Resolutione 1.7ps, 면적은 550um x 150um (0.083mm2) 전력소모는 2.789mW로써 제안된 설계 기법을 적용하지 않은 동일한 성능의 디지털 제어 발진기보다 전력소모를 더 적게 하는 것을 확인하였다.
후속연구
먼저 제안한 설계기법을 적용한 경우와 않은 경우를 비교하여 성능이 동일함을 확인하고, 전력소모를 비교하여 디지털 제어 발진기의 전력소모가 최적화가 되었는지 확인해야 한다.
참고문헌 (7)
B. Razavi, Design of Analog CMOS Integrated Circuits, McGraw-Hill, 2001.
M. Maymandi-Nejad and M. Sachdev, "A monotonic digitally controlled delay element," IEEE J. Solid-State Circuits, vol. 40, no. 11, pp. 2212-2219, Nov. 2005.
R. B. Staszewski, D. Leipold, K. Muhammad, and P. T. Balsara, "All-digital PLL with ultra fast settling," IEEE Trans. Circuits Syst. II,Exp. Briefs, vol. 54, no 2, pp. 181-185, Jan. 2007.
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