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문제 정의
- 본 논문에서는 SRAM 기반의 FPGA를 사용하는 과학기술위성 3호의 온보드 컴퓨터를 이용하여, SEU에 대한 특성을 개선할 수 있는 방안으로 TMR과 Scrubbing 기법을 고려하였다. 이를 검증하기 위하여, 양성자 빔을 이용한 우주 환경 모사 실험을 수행하였다.
- 본 논문은 과학기술위성 3호 온보드 컴퓨터에 적용된 SEU 영향 감소 기법들에 대하여 설명하며, 적용된 기법들에 대한 효과 확인 및 동작 신뢰성을 위해 방사선 조사 실험을 수행하였다. 마지막으로 실제 과학기술위성 3호 예상궤도에서의 에러율을 계산하여, 위성 운용에 활용할 수 있도록 하였다.
제안 방법
- 4 MeV이며, 결과는 표 2에 요약하였다. TMR 기법을 통한 SEU 영향 감소 효과를 확인하기 위하여, TMR 기법을 적용하지 않은 경우와 입력/출력 핀을 제외하고 TMR 기법을 적용한 경우, 그리고 입력/출력 핀까지 모두 TMR 기법을 적용한 경우의 총 3개의 테스트 세트를 사용하였다. 표 2에서 TMR 1은 입력/출력 핀을 제외하고 TMR 기법을 적용한 것이고, TMR 2는 모두 TMR을 적용한 것이다.
- 과학기술위성 3호 온보드 컴퓨터의 SEU 감소기법들의 효과 확인 및 신뢰성 검증을 위하여 서울 원자력 의학원의 MC-50 싸이클로트론 양성자빔[15]을 이용하여 방사선 조사 실험을 수행하였다. 그림 7에서 보이는 MC-50 싸이클로트론은 각각 35MeV와 45MeV의 양성자 에너지를 생성하여, Aluminum degrader를 통과하면서 다양한 레벨의 양성자 에너지를 생성할 수 있다.
- 1차 실험에서 TMR 기법에 의한 문턱 전압의 개선 효과를 관찰하였으나, TMR 기법만 적용된 경우 장기간에 방사선에 노출되게 되면, FPGA 내부의 configuration memory cell의 데이터 정보에 대한 누적된 오류로 인한 다중 오류가 발생하게 되며, 결국에는 FPGA에 구성된 온보드 컴퓨터의 오류로 나타나게 된다. 따라서, FPGA 내부에 누적되는 오류를 제거하기 위하여, 2차 방사선 조사 실험에서는 온보드 컴퓨터에 TMR과 Scrubbing 기법 모두 적용하여 실험하였다. 실험을 위해 TMR 기법과 Scrubbing 기법을 적용하지 않은 경우, Scrubbing 기법만을 적용한 경우, TMR 기법만 적용한 경우, 마지막으로 TMR 기법과 Scrubbing 기법 모두 적용한 경우의 총 4가지의 실험군을 사용하였다.
- 본 논문은 과학기술위성 3호 온보드 컴퓨터에 적용된 SEU 영향 감소 기법들에 대하여 설명하며, 적용된 기법들에 대한 효과 확인 및 동작 신뢰성을 위해 방사선 조사 실험을 수행하였다. 마지막으로 실제 과학기술위성 3호 예상궤도에서의 에러율을 계산하여, 위성 운용에 활용할 수 있도록 하였다.
- 실험을 위해 TMR 기법과 Scrubbing 기법을 적용하지 않은 경우, Scrubbing 기법만을 적용한 경우, TMR 기법만 적용한 경우, 마지막으로 TMR 기법과 Scrubbing 기법 모두 적용한 경우의 총 4가지의 실험군을 사용하였다. 실험에 이용된 양성자 에너지 레벨은 30.3 MeV, 34.0 MeV, 37.4 MeV이며, 60초 동안 조사하였다. 식 1, 2의 Bendel 2 parameter[17]를 실험 결과에 적용하여, 그림 8에 각각의 실험군에서 온보드 컴퓨터의 upset cross-section을 표시하였다.
- 본 논문에서는 SRAM 기반의 FPGA를 사용하는 과학기술위성 3호의 온보드 컴퓨터를 이용하여, SEU에 대한 특성을 개선할 수 있는 방안으로 TMR과 Scrubbing 기법을 고려하였다. 이를 검증하기 위하여, 양성자 빔을 이용한 우주 환경 모사 실험을 수행하였다. 실험 결과, TMR 기법을 통한 upset 문턱 에너지 향상을 확인하였으며, TMR 기법이 수행하지 못하는 오류에 대한 보정을 Scrubbing 기법을 통하여 구현하였다.
- 측정된 결과를 바탕으로 실험에 사용된 온보드 컴퓨터를 과학기술위성 3호에서 운용하였을 때의 에러 발생률 계산을 수행하였다. 표 4의 과학기술위성 3호의 궤도 정보[18]를 바탕으로 하여, worst case에서 과학기술위성 3호의 양성자분포를 계산하였으며, 그 결과를 그림 9에 표시하였다.
대상 데이터
- 실험에 사용된 양성자 에너지 레벨은 각각 10.5 MeV, 20.3 MeV, 30.3 MeV, 37.4 MeV이며, 결과는 표 2에 요약하였다. TMR 기법을 통한 SEU 영향 감소 효과를 확인하기 위하여, TMR 기법을 적용하지 않은 경우와 입력/출력 핀을 제외하고 TMR 기법을 적용한 경우, 그리고 입력/출력 핀까지 모두 TMR 기법을 적용한 경우의 총 3개의 테스트 세트를 사용하였다.
- 따라서, FPGA 내부에 누적되는 오류를 제거하기 위하여, 2차 방사선 조사 실험에서는 온보드 컴퓨터에 TMR과 Scrubbing 기법 모두 적용하여 실험하였다. 실험을 위해 TMR 기법과 Scrubbing 기법을 적용하지 않은 경우, Scrubbing 기법만을 적용한 경우, TMR 기법만 적용한 경우, 마지막으로 TMR 기법과 Scrubbing 기법 모두 적용한 경우의 총 4가지의 실험군을 사용하였다. 실험에 이용된 양성자 에너지 레벨은 30.
이론/모형
- SRAM 기반 FPGA를 사용하는 과학기술위성 3호 온보드 컴퓨터에서는 SEU로 발생하는 에러를 감소시키기 위하여 모듈 다중화 기법에 기반한 Triple Modular Redundancy (TMR) 기법과 configuration memory cell의 정보 데이터를 체크하여 주기적으로 재프로그래밍하는 Scrubbing scheme (기법)을 적용하였다.
- 표 4의 과학기술위성 3호의 궤도 정보[18]를 바탕으로 하여, worst case에서 과학기술위성 3호의 양성자분포를 계산하였으며, 그 결과를 그림 9에 표시하였다. 과학기술위성 3호 궤도의 양성자 분포 시뮬레이션 모델로는 AP8MIN[19], JPL91을 이용하였으며, Bendel 식으로 fitting한 결과를 과학기술위성 3호 위성궤도에 대입하여 SEU로 인한 FPGA의 비트스트림에 대한 bit-flip rate를 구하였다.
- SEU로 인한 FPGA의 configuration memory cell의 변화된 내용은 복구되지 않고 상태를 유지하기 때문에 영구적인 형태의 오류가 되며, 이러한 오류들이 누적이 되어 다중 오류로 나타나게 된다. 이 문제를 해결하기 위하여, 온보드 컴퓨터의 경우 scrubbing 기법을 적용하였다. Scrubbing 기법[10]은 그림 5와 같이 FPGA의 configuration memory cell의 데이터와 원본 비트스트림 데이터를 비교하여 달라진 경우, 데이터를 원본 비트스트림 데이터로 재프로그래밍하는 기능을 수행한다.
성능/효과
- 그림 4는 최대 클럭 스피드와 소비 전압을 비교한 것이다. TMR 적용 유무에 따라 최대 클럭 스피드의 경우 약 10%정도 감소하며, 소비 전압은 약 1.4배 증가하였다.
- 2절의 동작 결과에서처럼 bit-flip이 발생한 부분에 대한 재프로그래밍 되는 동안 오류에 대한 감쇄 효과를 얻을 수 없게 되어 온보드 컴퓨터의 오류가 발생하게 된다. 결론적으로, TMR 기법과 Scrubbing 기법 모두 적용하였을 경우, FPGA 비트스트림에 대한 bit-flip 발생률을 최소화할 수 있으며, 비트스트림이 재프로그램될 동안의 온보드 컴퓨터의 오류를 감쇄시킬 수 있다.
- 계산 결과, worst case에서 SEU 감소 기법이 사용되지 않은 온보드 컴퓨터의 경우 6.95x105 bit-flips/day, TMR 기법만 사용한 온보드 컴퓨터는 8.284x102 bit-flips/day, Scrubbing 기법만 사용한 온보드 컴퓨터는 1.34 bit-flips/day를 얻었다. 마지막으로 TMR과 Scrubbing 기법 모두 사용된 온보드 컴퓨터의 에러 발생률은 1.
- 계산 결과에서 Scrubbing 기법을 적용하지 않았을 경우 FPGA 내부의 회로 구성 정보인 비트스트림에서의 bit-flip이 발생하였을 때, 재프로그래밍되어 FPGA 비트스트림을 보구하지 않기 때문에 영구적인 오류가 되게 되어 bit-flip 발생률이 높게 나오는 결과를 보여준다. 또한, Scrubbing 기법만을 적용시킬 경우 앞의 3.
- 실험 결과, TMR 기법을 통한 upset 문턱 에너지 향상을 확인하였으며, TMR 기법이 수행하지 못하는 오류에 대한 보정을 Scrubbing 기법을 통하여 구현하였다. 또한, 과학기술위성 3호 위성 궤도 환경을 시뮬레이션 한 뒤, Bendel 2 parameter 식과 실험 결과를 대입하여 TMR 기법과 Scrubbing 기법 모두를 적용하였을 경우 1.23 bit-flips/day의 에러율을 얻었다. 이 결과는 실제 위성 운용에 제공되어 미션 수립이나 계획 시, 에러 예측에 활용될 예정이다.
- 34 bit-flips/day를 얻었다. 마지막으로 TMR과 Scrubbing 기법 모두 사용된 온보드 컴퓨터의 에러 발생률은 1.23 bit-flips/day 값을 얻었다.
- 실험 결과 TMR과 Scrubbing 기법을 적용하였을 경우 cross-section이 다른 실험군에 비해 낮아짐을 알 수 있다. 실험 결과 중 감소 기법을 적용하지 않은 실험군은 실험 중 FPGA 비트스트림 데이터를 저장하고 있는 저장장치의 데이터가 변경되어 cross-section이 현저히 높게 측정되었다.
- 실험 결과 TMR과 Scrubbing 기법을 적용하였을 경우 cross-section이 다른 실험군에 비해 낮아짐을 알 수 있다. 실험 결과 중 감소 기법을 적용하지 않은 실험군은 실험 중 FPGA 비트스트림 데이터를 저장하고 있는 저장장치의 데이터가 변경되어 cross-section이 현저히 높게 측정되었다. 표 3은 3.
- 표 2에서 TMR 1은 입력/출력 핀을 제외하고 TMR 기법을 적용한 것이고, TMR 2는 모두 TMR을 적용한 것이다. 실험 결과, TMR 기법을 적용한 경우 upset 문턱 에너지가 10.6 MeV 이하에서 20.3 MeV 부근으로 이동하는 결과를 보였다[16]. 이는 저에너지에서 발생하는 낮은 SEU 생성률로 인한 오류에 대하여 TMR 기법으로 인해 상쇄되고 있음을 의미한다.
- 이를 검증하기 위하여, 양성자 빔을 이용한 우주 환경 모사 실험을 수행하였다. 실험 결과, TMR 기법을 통한 upset 문턱 에너지 향상을 확인하였으며, TMR 기법이 수행하지 못하는 오류에 대한 보정을 Scrubbing 기법을 통하여 구현하였다. 또한, 과학기술위성 3호 위성 궤도 환경을 시뮬레이션 한 뒤, Bendel 2 parameter 식과 실험 결과를 대입하여 TMR 기법과 Scrubbing 기법 모두를 적용하였을 경우 1.
- 1절에와 같이 실험에서 양성자 조사 시간동안 온보드 컴퓨터의 동작을 나타낸다. 실험 결과, TMR과 Scrubbing 기법 모두를 적용하였을 때, 조사 시간 동안 동작하였다.
후속연구
- 이 결과는 실제 위성 운용에 제공되어 미션 수립이나 계획 시, 에러 예측에 활용될 예정이다. 보다 정확한 fitting을 위하여 upset cross-section이 포화되는 영역의 고에너지 실험 결과가 필요하지만, 국내 실험 여건상 고에너지 실험 수행이 어려운 관계로 추후 해외 시설을 이용한 고에너지 실험 수행을 계획하고 있다.
- 23 bit-flips/day의 에러율을 얻었다. 이 결과는 실제 위성 운용에 제공되어 미션 수립이나 계획 시, 에러 예측에 활용될 예정이다. 보다 정확한 fitting을 위하여 upset cross-section이 포화되는 영역의 고에너지 실험 결과가 필요하지만, 국내 실험 여건상 고에너지 실험 수행이 어려운 관계로 추후 해외 시설을 이용한 고에너지 실험 수행을 계획하고 있다.
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