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[국내논문] Terabit Storage Memory를 위한 3D NAND Flash의 최근 연구 동향 원문보기

전기의 세계 = The proceedings of KIEE, v.60 no.1, 2011년, pp.46 - 50  

손용훈 (서울대학교) ,  김진환 (인하공업전문대학) ,  유도현 (안산공과대학)

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제안 방법

  • NAND cell의 Scaling down으로 인한 FG scheme의 한계를 극복하고자 Charge trap flash scheme은 수년 전부터 연구 되어 왔다. CTF에서는 FG이 없으므로 IPD layer와 Control gate filling 문제가 없는 Planar structure이며 FG-FG coupling이 존재하지 않으며, 그리고 Tunnel oxide 내 Defect에 의한 SILC에 Immunity를 가지므로 FG의 대안으로 생각되었다. 그러나 FG와 달리 소자 분리가 없는 Charge trap layer (일반적으로 SiN layer)내에서의 Lateral charge spreading, Erase speed, 그리고 신뢰성 문제 등으로 인한 기술적 한계가 제기된 바 있다 [14].
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질의응답

핵심어 질문 논문에서 추출한 답변
NAND flash memory가 20nm 이하의 영역에서 존재하는 문제점은? 따라서 Bit 당 cost를 낮추기 위한 NAND flash cell의 Scaling trend는 DRAM Cell Transistors 그리고 Logic Transistors 보다 더욱 급격히 진행 중이며, Technology driving device로서 현재 각 NAND flash memory 제조사에서는 30nm 혹은 20nm 대의 제품을 양산하고 있는 중이다. 그러나 20nm 이하의 영역에서는 인접한 Cell에서의 FG(Floating Gate) to FG(Floating Gate) coupling, Gate stack leaning, 그리고 FG내 저장된 전하의 밀도 감소 등의 Physical limitations으로 인해 양산 개발에 많은 어려움이 존재할 것으로 예상된다.
Simple cell stacking 방식의 단점은? 그러나 이러한 Simple cell stacking 방식은4-layer 이상의 Cell stacking을 할 경우 반복되는 Pattering 공정 단가 추가 등으로 인해 Bit 당 Cost 경쟁력이 감소되는 단점을 가지고 있으므로, 또 다른 대안인 Vertical string 방식의 3D NAND가 출현하게 되었고 Toshiba사의 BiCS (Bit Cost Scalable) flash가 출발점이라 할 수 있다 [2-7].
Scaling limit을 극복하기 위한 3D NAND들의 구조는 어떠한가? 최근에 이러한 Scaling limit을 극복하기 위해서 각 NAND flash 제조업체에서는 3D NAND에 대한 많은 관심을 보이고 있으며, VLSI 및 IEDM 등의 주요 학회에서 연구 결과를 보고 하고 있다 [1-13]. 또한 이러한 대부분의 3D NAND는 기존의 FG scheme이 아닌 SONOS/ MANOS 형태의 CTF (Charge Trap Flash) scheme을 채택하고 있다.
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