본 논문에서는 디지털 위상고정루프(All-digital PLL)를 구성하는 핵심 블록인 시간-디지털 변환기(Time-to-Digital Converter)를 제안하고 구현하였다. 본 연구에서는 게이티드 링 오실레이터 시간-디지털 변환기(GRO-TDC)의 기본 구조에 버니어 지연단(VDL)을 이용하여 다중 위상을 얻음으로써 보다 높은 해상도를 얻을 수 있는 구조를 제안하였다. 게이티드 링 오실레이터(GRO)는 총 7개의 지연셀을 사용하였고, 버니어 지연단(VDL) 3단을 이용하여 총 21개의 다중 위상을 사용하여 시간-디지털 변환기(TDC)를 설계하였다. 제안한 회로는 $0.13{\mu}m$ 1P-6M CMOS 공정을 사용하여 설계 및 구현하였다. 측정결과, 제안한 시간-디지털 변환기(TDC)의 최대 입력 주파수는 100MHz이고, 해상도는 26ps로 측정되었으며, 출력은 8-비트이며, 검출이 가능한 최대 위상 차이는 5ns의 위상 차이까지 검출이 가능하였다. 전력 소비는 측정된 Enable 신호의 크기에 따라 최소 8.4mW에서 최대 12.7mW로 측정되었다.
본 논문에서는 디지털 위상고정루프(All-digital PLL)를 구성하는 핵심 블록인 시간-디지털 변환기(Time-to-Digital Converter)를 제안하고 구현하였다. 본 연구에서는 게이티드 링 오실레이터 시간-디지털 변환기(GRO-TDC)의 기본 구조에 버니어 지연단(VDL)을 이용하여 다중 위상을 얻음으로써 보다 높은 해상도를 얻을 수 있는 구조를 제안하였다. 게이티드 링 오실레이터(GRO)는 총 7개의 지연셀을 사용하였고, 버니어 지연단(VDL) 3단을 이용하여 총 21개의 다중 위상을 사용하여 시간-디지털 변환기(TDC)를 설계하였다. 제안한 회로는 $0.13{\mu}m$ 1P-6M CMOS 공정을 사용하여 설계 및 구현하였다. 측정결과, 제안한 시간-디지털 변환기(TDC)의 최대 입력 주파수는 100MHz이고, 해상도는 26ps로 측정되었으며, 출력은 8-비트이며, 검출이 가능한 최대 위상 차이는 5ns의 위상 차이까지 검출이 가능하였다. 전력 소비는 측정된 Enable 신호의 크기에 따라 최소 8.4mW에서 최대 12.7mW로 측정되었다.
This paper presents a Time-to-Digital Converter which is a key block of an All-Digital Phase Locked Loop. In this work, a Vernier Delay Line is added in a conventional Gated Ring Oscillator, so it could get multi-phases and a high resolution. The Gated Ring Oscillator uses 7 unit delay cell, the Ver...
This paper presents a Time-to-Digital Converter which is a key block of an All-Digital Phase Locked Loop. In this work, a Vernier Delay Line is added in a conventional Gated Ring Oscillator, so it could get multi-phases and a high resolution. The Gated Ring Oscillator uses 7 unit delay cell, the Vernier Delay Line is used each delay cell. So proposed Time-to-Digital Converter uses total 21 phases. This Time-to-Digital Converter circuit is designed and laid out in $0.13{\mu}m$ 1P-6M CMOS technology. The proposed Time-to-Digital Converter achieves 26ps resolution, maximum input signal frequency is 100MHz and the digital output of proposed Time-to-Digital Converter are 8-bits. The proposed TDC detect 5ns phase difference between Start and Stop signal. A power consumption is 8.4~12.7mW depending on Enable signal width.
This paper presents a Time-to-Digital Converter which is a key block of an All-Digital Phase Locked Loop. In this work, a Vernier Delay Line is added in a conventional Gated Ring Oscillator, so it could get multi-phases and a high resolution. The Gated Ring Oscillator uses 7 unit delay cell, the Vernier Delay Line is used each delay cell. So proposed Time-to-Digital Converter uses total 21 phases. This Time-to-Digital Converter circuit is designed and laid out in $0.13{\mu}m$ 1P-6M CMOS technology. The proposed Time-to-Digital Converter achieves 26ps resolution, maximum input signal frequency is 100MHz and the digital output of proposed Time-to-Digital Converter are 8-bits. The proposed TDC detect 5ns phase difference between Start and Stop signal. A power consumption is 8.4~12.7mW depending on Enable signal width.
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문제 정의
본 논문에서는 버니어 지연단(Vernier Delay Line)을 이용한 고해상도 게이티드 링 오실레이터(GRO) 시간디지털 변환기(TDC)를 제안하였다. 게이티드 링 오실레이터(GRO) 시간-디지털 변환기(TDC)의 가장 큰 특징은 본래 구조에서 나타나는 1차 노이즈 쉐이핑(1st order noise shaping) 특성이다.
본 논문에서는 버니어 지연단을 사용한 8bit 게이티드 링 오실레이터 시간-디지털 변환기 설계 및 구현하고 시간-디지털 변환기의 성능을 파악 및 분석을 하였다.
본 논문에서는 전-디지털 위상 고정 루프(All-Digital PLL)를 구성하는 핵심 블록인 시간-디지털 변환기 (TDC)를 제안하고 설계하였다. 제안한 구조는 버니어 지연단(VDL)을 사용한 게이티드 링 오실레이터(GRO)를 제안하고 그것을 기반으로 설계한 시간-디지털 변환기(TDC) 회로를 제안하였다.
제안 방법
성능 측정은 기준 클록으로서 100MHz의 스타트 (start)신호를 인가하여 VCDL의 컨트롤 전압에 따라 스톱(stop)신호의 위상을 변화시켜 TDC코어에서 스타트(start)와 스톱(stop)신호의 위상 차이에 따른 8bit 디지털 결과 값을 얻어 성능 측정을 하였다. VCDL의 컨트롤 전압이 150mV에서 600mV일 때의 VCDL의 이득 곡선은 그림 10과 같고, VCDL의 컨트롤 전압이 380mV로부터 580mV사이에서 선형적으로 위상이 변화하는 것을 측정하였다.
게이티드 링 오실레이터(GRO)의 출력 위상과 버니어 지연단(VDL)을 이용하여 단일 게이티드 링 오실레이터(GRO)의 출력 위상보다 작은 지연 시간을 가지는 다중 위상을 만들어내는 게이티드 링 오실레이터(GRO)를 설계하였다. 전체 회로는 게이티드 링 오실레이터 (GRO)에 사용되는 주 지연셀과 버니어 지연단(VDL)을 구성하는 부 지연셀로 구성되어 있다.
하지만 기본적인 삼상태(tri-state) 인버터를 사용하는 경우, 지연 시간을 줄이는 것은 한계가 있고, 고해상도를 얻는 것 역시 어렵다. 그 때문에 제한된 스테이지에서 보다 작은 지연 시간을 갖는 다중 위상을 만들어내기 위하여 버니어 지연단(VDL)구조를 이용하였다[5～6]. 카운터는 비동기식 카운터를 사용하였고, 카운터의 출력에 레지스터를 사용함으로써, 불필요한 덧셈 연산을 제거하여 파워 소모를 비교적 적게 하였다.
N 비트 비동기식 카운터는 N개의 D-플립플롭을 사용하여 구현이 가능하다. 본 논문에서 사용한 게이티드 링 오실레이터의 발진 주파수는 2GHz정도의 고속이기 때문에 비동기식 카운터를 사용하였고 카운터의 출력에 레지스터를 사용함으로써 값을 저장하게 된다.
하지만 이 구조는 여러 개의 입력이 하나의 지연셀에 인가되기 때문에 게이티드 링 오실레이터(GRO)의 레이아웃 시에 많은 주의를 필요로 한다. 본 논문에서는 삼상태(Tri-state) 인버터를 지연셀로 사용하여 게이티드 링 오실레이터(GRO)로 구성하고, 각 게이티드 링 오실레이터(GRO)의 출력 노드에 버니어 지연단(VDL)구조를 사용하여 다중 위상을 만들어 고해상도 시간-디지털 변환기(TDC)를 설계하였다.
설계된 시간 디지털 변환기의 위상 차이에 대한 정적 성능을 나타내는 DNL과, INL은 시간 디지털 변환기의 8bit 출력의 결과를 수집하여 구하였다. 제안된 시간 디지털 변환기의 DNL은 +46ps(1.
성능 측정은 기준 클록으로서 100MHz의 스타트 (start)신호를 인가하여 VCDL의 컨트롤 전압에 따라 스톱(stop)신호의 위상을 변화시켜 TDC코어에서 스타트(start)와 스톱(stop)신호의 위상 차이에 따른 8bit 디지털 결과 값을 얻어 성능 측정을 하였다. VCDL의 컨트롤 전압이 150mV에서 600mV일 때의 VCDL의 이득 곡선은 그림 10과 같고, VCDL의 컨트롤 전압이 380mV로부터 580mV사이에서 선형적으로 위상이 변화하는 것을 측정하였다.
위상-주파수 검출기(PFD)에서 나오는 최초 Up과 Dn 신호를 지연 제어 회로를 이용하여 Up과 Upb, Dn과 Dnb 신호의 지연 시간의 미스매치가 발생하지 않도록 하였으며 회로의 동작은 그림 4를 통하여 확인할 수 있다.
본 논문에서는 전-디지털 위상 고정 루프(All-Digital PLL)를 구성하는 핵심 블록인 시간-디지털 변환기 (TDC)를 제안하고 설계하였다. 제안한 구조는 버니어 지연단(VDL)을 사용한 게이티드 링 오실레이터(GRO)를 제안하고 그것을 기반으로 설계한 시간-디지털 변환기(TDC) 회로를 제안하였다. 기존의 게이티드 링 오실레이터(GRO)에 버니어 지연단(VDL)을 사용함으로써 기본적인 게이티드 링 오실레이터(GRO)보다 작은 위상 차이를 갖는 다중 위상을 만들어내어 고해상도를 얻을 수 있었다.
그 때문에 제한된 스테이지에서 보다 작은 지연 시간을 갖는 다중 위상을 만들어내기 위하여 버니어 지연단(VDL)구조를 이용하였다[5～6]. 카운터는 비동기식 카운터를 사용하였고, 카운터의 출력에 레지스터를 사용함으로써, 불필요한 덧셈 연산을 제거하여 파워 소모를 비교적 적게 하였다. 카운터 클록 지연 회로는 카운팅 에러 문제를 해결하기 위해서 사용하였다[4].
대상 데이터
전체 회로는 게이티드 링 오실레이터 (GRO)에 사용되는 주 지연셀과 버니어 지연단(VDL)을 구성하는 부 지연셀로 구성되어 있다. 게이티드 링 오실레이터(GRO)에 사용되는 주 지연셀은 그림 5(a)와같이 기본적인 삼상태(Tri-state) 인버터를 사용하였고, 전체 7단으로 구성되어 있다. 버니어 지연단(VDL)은 3단을 사용하였으며 그림 5(b)와 같이 인버터 2개를 사용하여 버퍼로 구성하였다.
게이티드 링 오실레이터(GRO)의 출력 위상과 버니어 지연단(VDL)을 이용하여 단일 게이티드 링 오실레이터(GRO)의 출력 위상보다 작은 지연 시간을 가지는 다중 위상을 만들어내는 게이티드 링 오실레이터(GRO)를 설계하였다. 전체 회로는 게이티드 링 오실레이터 (GRO)에 사용되는 주 지연셀과 버니어 지연단(VDL)을 구성하는 부 지연셀로 구성되어 있다. 게이티드 링 오실레이터(GRO)에 사용되는 주 지연셀은 그림 5(a)와같이 기본적인 삼상태(Tri-state) 인버터를 사용하였고, 전체 7단으로 구성되어 있다.
전체 회로는 버니어 지연단(VDL)을 이용한 게이티드 링 오실레이터(GRO), Enable 신호 발생 회로, 카운터와 덧셈기, 카운터 클록 지연 회로, 레지스터로 구성되어 있다.
성능/효과
제안한 구조는 버니어 지연단(VDL)을 사용한 게이티드 링 오실레이터(GRO)를 제안하고 그것을 기반으로 설계한 시간-디지털 변환기(TDC) 회로를 제안하였다. 기존의 게이티드 링 오실레이터(GRO)에 버니어 지연단(VDL)을 사용함으로써 기본적인 게이티드 링 오실레이터(GRO)보다 작은 위상 차이를 갖는 다중 위상을 만들어내어 고해상도를 얻을 수 있었다. 제안한 시간-디지털 변환기(TDC)의 최대 입력 주파수는 100MHz이고, 해상도는 26ps로 측정되었으며, 출력은 8-비트이며, 검출이 가능한 최대 위상 차이는 5ns의 위상 차이까지 검출이 가능하였다.
설계된 시간 디지털 변환기의 위상 차이에 대한 정적 성능을 나타내는 DNL과, INL은 시간 디지털 변환기의 8bit 출력의 결과를 수집하여 구하였다. 제안된 시간 디지털 변환기의 DNL은 +46ps(1.77LSB)/-50ps(1.92LSB), INL은 +38ps(1.46LSB)/-35ps(1.35LSB)를 나타내었다.
그림 1은 제안하는 버니어 지연단(VDL)을 이용한 게이티드 링 오실레이터 시간-디지털 변환기(GRO-TDC)를 나타낸다. 제안한 VDL을 이용한 GRO-TDC는 일반 적인 게이티드 링 오실레이터 시간-디지털 변환기 (GRO-TDC)[1]와 다르게 게이티드 링 오실레이터(GRO)에 버니어 지연단(VDL)을 사용하여 보다 고해상도의 다중 위상을 얻을 수 있었다. 다중 경로 게이티드 링 오실레이터(Multi-Path GRO)구조[2]와 전체 구조는 유사 하지만, 오실레이터를 단일 경로의 게이티드 링 오실레이터와 버니어 지연단을 조합한 구조로서 구성 된다.
기존의 게이티드 링 오실레이터(GRO)에 버니어 지연단(VDL)을 사용함으로써 기본적인 게이티드 링 오실레이터(GRO)보다 작은 위상 차이를 갖는 다중 위상을 만들어내어 고해상도를 얻을 수 있었다. 제안한 시간-디지털 변환기(TDC)의 최대 입력 주파수는 100MHz이고, 해상도는 26ps로 측정되었으며, 출력은 8-비트이며, 검출이 가능한 최대 위상 차이는 5ns의 위상 차이까지 검출이 가능하였다. 총 블록 사이즈는 390x190um이며 카운터 및 덧셈 블록이 390x141um을 차지하여 많은 영역을 차지하였다.
측정된 데이터를 통하여 버니어 지연단을 사용한 게이티드 링 오실레이터 시간-디지털 변환기는 약 5ns의 최대 위상차 검출 가능이 확인 되었다.
질의응답
핵심어
질문
논문에서 추출한 답변
버니어 지연단(VDL)을 이용한 게이티드 링 오실레이터 시간-디지털 변환기에서 Enable 신호가 의미하는 바는?
버니어 지연단(VDL)을 이용한 게이티드 링 오실레이터 시간-디지털 변환기(GRO-TDC)에서 Enable 신호는 스타트(Start)와 스톱(Stop) 신호의 위상 차이를 나타낸다. Enable 신호 발생기는 스타트(Start)와 스톱(Stop) 신호를 비교하여 그 위상 차이를 이용하여 Enable 신호를 생성하여 버니어 지연단(VDL)을 이용한 게이티드링 오실레이터(GRO)에 공급하고, 다른 디지털 블록에 클록과 리셋 신호로 사용된다.
기본적인 게이티드 링 오실레이터 시간-디지털 변환 기의 장점은?
기본적인 게이티드 링 오실레이터 시간-디지털 변환 기(GRO-TDC)는 1차 노이즈 쉐이핑 특성으로 인하여 양자화 잡음(Quantization Noise)을 줄여주는 장점이 있다. 이러한 게이티드 링 오실레이터 시간-디지털 변환 기(GRO-TDC)의 해상도는 게이티드 링 오실레이터 (GRO)의 스테이지의 개수와 스테이지 간 지연 시간과 밀접한 관련이 있다.
게이티드 링 오실레이터 시간-디지털 변환 기의 해상도와 스테이지 개수 및 스테이지 간 지연 시간의 관계는?
이러한 게이티드 링 오실레이터 시간-디지털 변환 기(GRO-TDC)의 해상도는 게이티드 링 오실레이터 (GRO)의 스테이지의 개수와 스테이지 간 지연 시간과 밀접한 관련이 있다. 스테이지의 개수가 많을수록, 스테이지 간 지연시간이 작을수록 고해상도를 얻을 수 있다. 하지만 게이티드 링 오실레이터(GRO)의 스테이지가 많아지면 그 발진 주파수가 느려져 지연 시간이 커지고, 스테이지 수가 적으면 주파수는 빨라져 지연 시간은 작아지지만, 스테이지 수가 적기 때문에 고해상도를 얻는 것이 쉽지 않다.
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