Field-Programmable Gate Array를 사용한 탭 딜레이 방식 시간-디지털 변환기의 정밀도 향상에 관한 연구 Improving the Accuracy of the Tapped Delay Time-to-Digital Converter Using Field Programmable Gate Array원문보기
탭 딜레이(tapped delay) 방식은 field-programmable gate arrary(FPGA) 내부 리소스를 이용한 설계에 적합하여 FPGA기반 시간-디지털 변환기(time-to-digital converter)로 널리 사용되고 있다. 그런데 이 방식의 시간-디지털 변환기에서는 지연 소자로 사용하는 전용 캐리체인(dedicated carry chain)의 탭 당 지연시간 차이가 정밀도 저하의 가장 큰 원인이 되고 있다. 본 논문에서는 일반적인 구형파 대신 고정된 시간 폭을 가지는 펄스신호를 지연 소자로 인가하고 상승과 하강 엣지에서 두 번의 시간 측정을 통해 전용 캐리체인내 지연시간의 불균일성을 보상하고 정밀도를 향상하는 시간-디지털 변환기 구조를 제안한다. 제안한 구조는 두 번의 시간 측정을 위해 2개 구역의 전용 캐리체인을 필요로 한다. Dual 엣지 보상 전 두 전용 캐리체인에서 탭 당 지연시간의 평균은 각각 17.3 ps, 16.7 ps에서 보상 후 평균은 11.2 ps, 10.1 ps으로 감소하여 각각 35%, 39% 이상 향상되었다. 가장 중요한 탭 당 최대지연 시간은 41.4 ps, 42.1 ps에서 20.1 ps, 20.8 ps 로 50% 이상 감소하였다.
탭 딜레이(tapped delay) 방식은 field-programmable gate arrary(FPGA) 내부 리소스를 이용한 설계에 적합하여 FPGA기반 시간-디지털 변환기(time-to-digital converter)로 널리 사용되고 있다. 그런데 이 방식의 시간-디지털 변환기에서는 지연 소자로 사용하는 전용 캐리체인(dedicated carry chain)의 탭 당 지연시간 차이가 정밀도 저하의 가장 큰 원인이 되고 있다. 본 논문에서는 일반적인 구형파 대신 고정된 시간 폭을 가지는 펄스신호를 지연 소자로 인가하고 상승과 하강 엣지에서 두 번의 시간 측정을 통해 전용 캐리체인내 지연시간의 불균일성을 보상하고 정밀도를 향상하는 시간-디지털 변환기 구조를 제안한다. 제안한 구조는 두 번의 시간 측정을 위해 2개 구역의 전용 캐리체인을 필요로 한다. Dual 엣지 보상 전 두 전용 캐리체인에서 탭 당 지연시간의 평균은 각각 17.3 ps, 16.7 ps에서 보상 후 평균은 11.2 ps, 10.1 ps으로 감소하여 각각 35%, 39% 이상 향상되었다. 가장 중요한 탭 당 최대지연 시간은 41.4 ps, 42.1 ps에서 20.1 ps, 20.8 ps 로 50% 이상 감소하였다.
A tapped delay line time-to-digital converter (TDC) can be easily implemented using internal carry chains in a field-programmable gate array, and hence, its use is widespread. However, the tapped delay line TDC suffers from performance degradation because of differences in the delay times of dedicat...
A tapped delay line time-to-digital converter (TDC) can be easily implemented using internal carry chains in a field-programmable gate array, and hence, its use is widespread. However, the tapped delay line TDC suffers from performance degradation because of differences in the delay times of dedicated carry chains. In this paper, a dual edge measurement method is proposed instead of a typical step signal to the delay cell to compensate for the performance degradation caused by wide-delay cells in carry chains. By applying a pulse of a fixed width as an input to the carry chains and using the time information between the up and down edges of the signal pulse, the timing accuracy can be increased. Two dedicated carry chain sites are required for the dual edge measurements. By adopting the proposed dual edge measurement method, the average delay widths of the two carry chains were improved by more than 35%, from 17.3 ps and 16.7 ps to 11.2 ps and 10.1 ps, respectively. In addition, the maximum delay times were improved from 41.4 ps and 42.1 ps to 20.1 ps and 20.8 ps, respectively.
A tapped delay line time-to-digital converter (TDC) can be easily implemented using internal carry chains in a field-programmable gate array, and hence, its use is widespread. However, the tapped delay line TDC suffers from performance degradation because of differences in the delay times of dedicated carry chains. In this paper, a dual edge measurement method is proposed instead of a typical step signal to the delay cell to compensate for the performance degradation caused by wide-delay cells in carry chains. By applying a pulse of a fixed width as an input to the carry chains and using the time information between the up and down edges of the signal pulse, the timing accuracy can be increased. Two dedicated carry chain sites are required for the dual edge measurements. By adopting the proposed dual edge measurement method, the average delay widths of the two carry chains were improved by more than 35%, from 17.3 ps and 16.7 ps to 11.2 ps and 10.1 ps, respectively. In addition, the maximum delay times were improved from 41.4 ps and 42.1 ps to 20.1 ps and 20.8 ps, respectively.
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문제 정의
Wide delay 셀로 인한 정밀도 저하 문제를 개선하기 위해 본 논문에서 제안한 고정된 폭을 가지는 펄스를 이용한 dual 엣지 측정방식의 시간-디지털 변환기 구조에서 정밀도 향상 정도를 실험을 통해 확인하였다.
본 논문에서는 FPGA의 전용 캐리체인을 사용한 탭 딜레이 방식 시간-디지털 변환기에서 dual 엣지 간 시간 정보를 이용한 정밀도 향상 방식을 제안하였다. 전용 캐리체인을 구성하는 셀들의 지연시간 불균일성은 탭 딜레이 방식 시간-디지털 변환기에서 정밀도 저하의 가장 큰 요인이 된다.
제안 방법
예를 들어, 동일한 48개의 전용 캐리체인을 사용하여 fine 측정구간을 설계하는 경우를 가정해 보면, FSR타입은 wave union 상태를 전용 캐리체인을 사용하여 저장할 경우 추가로 16개의 전용 캐리체인이 사용되나[6] 본 논문방식은 추가되는 캐리체인 없이 48개만 사용한다. 또한, 2개 엣지 사이의 출력값을 사용함으로써 동작 방식을 간단하게 하여 출력코드의 복잡도를 줄였다.
또한, 위상이 90° 씩 차이가 나는 4개의 클럭과 입력신호의 상승 엣지를 비교하여 신호(CLK F)를 생성한 후 플립플롭으로 전달한다.
제안한 FPGA 기반 탭 딜레이 방식의 시간-디지털 변환기 구조를 Xilinx 사의 Virtex-6에서 구현하고 전용 캐리체인 내 셀 간 지연시간 차이와 그로 인한 시간 측정 오차를 확인하였다. 먼저, 각각의 캐리체인의 지연 시간을 측정하기 위해 5 ps 단위로 입력 펄스의 폭을 늘려가며 고정된 펄스 폭당 32768 개의 샘플을 측정하였다. F site와 B site의 전체 딜레이는 각각 865 ps, 835 ps 이다.
전용 캐리체인을 구성하는 셀들의 지연시간 불균일성은 탭 딜레이 방식 시간-디지털 변환기에서 정밀도 저하의 가장 큰 요인이 된다. 본 논문에서는 고정된 펄스폭을 가지는 신호를 fine 측정부에 입력하고, 상승 엣지와 하강 엣지에서의 시간 정보를 사용하여 wide delay로 인한 정밀도 저하를 개선하였다. 지연 소자의 구성 이외에 추가적인 캐리체인의 사용 없이 지연단을 구성하여 이로 인한 비선형성 증가를 막고 리소스 사용량을 줄였다.
본 논문에서는 기존의 방식에서 사용하는 전용 캐리 체인에 입력하는 방법 대신, 라우팅 딜레이를 사용하여 생성한 고정된 폭을 가지는 펄스를 입력하고 펄스의 상승과 하강 엣지 사이의 시간정보를 추가로 사용하여 wide delay 셀로 인한 정밀도 저하를 보상하는 시간-디지털 변환기 구조를 제안한다. 본 논문에서 제안하는 방식은 FSR과 달리 전용 캐리체인의 추가 사용 없이 캐리체인의 지연시간 불균일성을 보상한다.
F site와 B site의 전체 딜레이는 각각 865 ps, 835 ps 이다. 입력 펄스 신호는 Agilient사의 81110A를 사용하여 인가하고 chip-scope를 사용하여 출력신호를 모니터링 하였다.
그림 4의 오른쪽 부분이 탭 딜레이 line 구조로, 지연 소자로 전용 캐리체인을 사용하였다. 입력 펄스의 상승 엣지와 하강 엣지를 각각 측정하여야 하므로 동일한 구조의 fine 측정부(F site, Bsite)를 2개로 구성하였다.
제안한 FPGA 기반 탭 딜레이 방식의 시간-디지털 변환기 구조를 Xilinx 사의 Virtex-6에서 구현하고 전용 캐리체인 내 셀 간 지연시간 차이와 그로 인한 시간 측정 오차를 확인하였다. 먼저, 각각의 캐리체인의 지연 시간을 측정하기 위해 5 ps 단위로 입력 펄스의 폭을 늘려가며 고정된 펄스 폭당 32768 개의 샘플을 측정하였다.
성능/효과
위상이 서로 다른 4개의 클럭을 사용하므로 fine 측정부에서 측정하는 시간이 1/4로 줄어들고 필요한 지연소자의 개수도 줄어드는 효과를 얻을 수 있다. 결과적으로, fine 측정부의 리소스를 효율적으로 사용할 수 있어 다채널 구성에 유리하며, 우수한 선형성을 가지는 장점이 있다.
7(b)와 7(c) 경우 모두 일반적인 구형파 신호를 입력할 경우 wide delay를 가지는 carry 내에서는 동일한 출력을 가진다. 반면 본 논문에서 제시한 펄스 입력 방식은 일반적인 구형파 신호를 사용하는 시간-디지털 변환기와 마찬가지로 상승 엣지에서의 carry 출력정보를 얻고, 추가로 하강 엣지와 상승 엣지 사이의 1 출력의 개수를 얻을 수 있다. 상승 엣지와 하강 엣지 사이의 1의 개수는 두 엣지 사이에 존재하는 캐리체인의 delay에 의해 결정되며 이 정보를 사용하여 wide delay를 두 영역 이상으로 나누어 측정하는 효과를 얻는다
1 ps 였다. 반면, 보정 후에는 20 ps를 초과하는 지연 소자가 F site에서 1개, B site에서 2개이며 최대 지연시간이 20.8 ps로 20 ps를 초과하는 지연시간을 가지는 wide delay 셀의 수가 84% 이상 감소하였다.
본 논문에서 제시한 구조는 전용 캐리체인을 대기열로 사용하지 않으므로 비선형성으로 인한 해상도 저하 현상을 줄이고, 리소스를 효율적으로 사용하여 FPGA에서 다채널 구성에 유리한 장점이 있다.
본 논문에서는 기존의 방식에서 사용하는 전용 캐리 체인에 입력하는 방법 대신, 라우팅 딜레이를 사용하여 생성한 고정된 폭을 가지는 펄스를 입력하고 펄스의 상승과 하강 엣지 사이의 시간정보를 추가로 사용하여 wide delay 셀로 인한 정밀도 저하를 보상하는 시간-디지털 변환기 구조를 제안한다. 본 논문에서 제안하는 방식은 FSR과 달리 전용 캐리체인의 추가 사용 없이 캐리체인의 지연시간 불균일성을 보상한다. 예를 들어, 동일한 48개의 전용 캐리체인을 사용하여 fine 측정구간을 설계하는 경우를 가정해 보면, FSR타입은 wave union 상태를 전용 캐리체인을 사용하여 저장할 경우 추가로 16개의 전용 캐리체인이 사용되나[6] 본 논문방식은 추가되는 캐리체인 없이 48개만 사용한다.
이때, 두 번째 플립플롭의 리셋으로 연결되는 라우팅 딜레이와 클럭으로 연결되는 라우팅 딜레이를 각각 delay a, delay b라 할 때 delay a가 delay b보다 클 경우 두 번째 플립플롭의 출력 Q는 a-b 만큼의 펄스 폭을 가지는 신호가 생성된다. 생성한 펄스의 폭은 190 ps로, 대상 fine 측정부에서 사용되는 캐리체인의 가장 큰 딜레이 측정 결과(42.1 ps)보다 충분히 길게 설정하였다.
정밀도 저하에 특히 영향이 큰 ultra wide bin의 최대값이 F, B site에서 각각 50%, 51% 감소하였으며 평균 지연시간도 F site에서 35%, B site에서 39% 이상 감소하였다. 표준편차는 보정 전 F site 6.
본 논문에서는 고정된 펄스폭을 가지는 신호를 fine 측정부에 입력하고, 상승 엣지와 하강 엣지에서의 시간 정보를 사용하여 wide delay로 인한 정밀도 저하를 개선하였다. 지연 소자의 구성 이외에 추가적인 캐리체인의 사용 없이 지연단을 구성하여 이로 인한 비선형성 증가를 막고 리소스 사용량을 줄였다.
1 ps로 51% 이상 감소하였다. 평균 지연시간도 F site와 B site에서 각각 11.2 ps와 10.1 ps로 35%와 39% 이상 감소하였으며, 표준편차도 각각 4.7 ps와 4.4 ps로 감소하여 불균일성이 개선되었음을 확인하였다.
표 1에서 보이듯이 dual 엣지 보상으로 정밀도 저하에 특히 영향이 큰 ultra wide bin의 최대값이 F site에서 42.1ps에서 20.8 ps로 50%, B site에서 41.4 ps에서 20.1 ps로 51% 이상 감소하였다. 평균 지연시간도 F site와 B site에서 각각 11.
질의응답
핵심어
질문
논문에서 추출한 답변
시간-디지털 변환기는 무엇인가?
시간-디지털 변환기(Time-to-Digital Converter)는 미세한 두 신호의 시간 차이를 측정하여 디지털 코드값으로 출력하는 회로이다. 보통 nano-second 이하의 미세시간 정보를 제공함으로써 입자 물리, 영상 의료 장비, 레이저 시스템, 계측장비 등 많은 분야에서 사용되고 있다[1]
wave union 방식 중 ISR 타입의 문제점은 무엇인가?
ISR 타입은 지연 소자로의 입력 신호로 ring oscillator을 사용하여 무한한 펄스를 입력하는 방식이다. 이 방식은 정밀한 측정이 가능하나, ring oscillator의 지터 보상 추가 회로가 필요로 하며 dead time이 10∼20배 소요가 되어 실시간 출력을 요하는 분야에서는 불리한 특성을 가지고 있다.
wave union 방식 중 FSR 타입은 무엇인가?
FSR 타입은 지연 소자로 사용하는 전용 캐리체인에 추가로 대기열을 사용하여 3개 이상의 상태 전이를 가지는 wave union 형태를 준비하고 신호가 입력되면 wave union을 전용 캐리체인으로 전달하는 방식이다. 이 방식은 wave union을 준비하는 추가의 전용 캐리체인을 사용하므로 FPGA의 리소스 사용량이 증가하여 다채널 구성에 불리하다.
참고문헌 (8)
P. Palojarvi, K. Maatta, and J. Kostamovaara, "Integrated time-of-flight laser radar," IEEE Trans. Instr. Meas., vol. 46, no. 4, pp. 996-999, Aug. 1997.
M. A. Daigneault and J. P. David, "A high-resolution time-to-digital converter on FPGA using dynamic reconfiguration," IEEE Trans. Instrum. Meas., vol. 60, no. 6, pp. 2070-2079, June. 2011.
G. W. Roberts and M. Ali-Bakhshian "A brief introduction to time-to-digital and digital-to-time converters," IEEE Trans. Circuits Syst. II, Exp. Briefs, vol. 57, no. 3, pp. 153-157, Mar. 2010.
P. M. Levine and G. W. Roberts "High-resolution flash time-to-digital conversion and calibration for system-on-chip testing", IEEE Comput. Digit. Technol., vol. 152, no. 3, pp. 415-426, May. 2005.
J. Wu, Z. Shi, and I. Y. Wang, "Firmware-only implementation of time-to-digital converter (TDC) in field programmable gate array (FPGA)," IEEE Nuclear Science Symp. Conf., pp. 177-181, Oct. 2003.
J. Wu and Z. Shi "The 10-ps wave union tdc: Improving FPGA tdc resolution beyond its cell delay", IEEE Nucl. Sci. Symp. Conf. Rec., pp. 3440-3446, Oct. 2008.
K. J. Hong, E. Kim, J. Y. Yeom, P. Olcott and C. Levin, "FPGA-based time-to-digital converter for time-of-flight PET detector," IEEE Nuclear Science Symp. and Medical Imaging Conf., pp. 2463-2465, Nov. 2012.
Hyun-Chul Jung and Hansang Lim, "Time-to-Digital Converter implemented in Field- Programmable Gate Array using a Multiphase Clock and double state measurements", IEIE System and Control, Vol. 51 No. 8 pp. 1584-1592, Aug. 2014.
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