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나노와이어 junctionless 트랜지스터의 문턱전압 및 평탄전압 모델링과 소자설계 가이드라인
Threshold and Flat Band Voltage Modeling and Device design Guideline in Nanowire Junctionless Transistors 원문보기

電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체, v.48 no.12 = no.414, 2011년, pp.1 - 7  

김진영 (인천대학교 전자공학과) ,  유종근 (인천대학교 전자공학과) ,  박종태 (인천대학교 전자공학과)

초록
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본 연구에서는 나노와이어 junctionless 트랜지스터의 문턱전압과 평탄전압을 위한 해석학적 모델링을 제시하였고 3차원 소자 시뮬레이션으로 검증하였다. 그리고 junctionless 트랜지스터의 소자설계 가이드라인을 설정하는 방법과 그 예를 제시하였다. 제시한 문턱전압과 평탄전압 모델은 3차원 시뮬레이션 결과와 잘 일치하였다. 나노와이어 반경과 게이트 산화층 두께가 클수록 또 채널 불순물 농도가 높을수록 문턱전압과 평탄전압은 감소하였다. 게이트 일함수와 원하는 구동전류/누설전류 비가 주어지면 나노와이어 반경, 게이트 산화층 두께, 채널 불순물 농도에 따른 junctionless 트랜지스터의 소자설계 가이드라인을 설정하였다. 나노와이어 반경이 작을수록 산화층의 두께가 얇을수록 채널 불순물 농도가 큰 소자를 설계할 수 있음을 알 수 있었다.

Abstract ▼ AI-Helper 아이콘AI-Helper

In this work, an analytical models for the threshold voltage and flat band voltage have been suggested and proved using 3-dimensional device simulator. The method for device design guideline and its example in nanowire junctionless transistor and example of device design of was also presented. One c...

주제어

#Silicon nanowire   #Junctionless transistor   #Threshold voltage   #Flat band voltage  

AI 본문요약
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문제 정의

  • 본 연구에서는 물리적인 현상을 고려한 나노와이어 junctionless 트랜지스터의 해석학적인 VTH 및 VFB 모델을 제안하고 소자 시뮬레이션으로 검증하는 연구를 수행하였다. 그리고 나노와이어 반경, 게이트 산화층 두께, 채널 불순물 농도에 따른 소자 설계 가이드라인에 대한 연구를 수행하였다.
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질의응답

핵심어 질문 논문에서 추출한 답변
Vth 값이 나노와이어의 반경이 증가할수록 많이 감소하는 이유는 무엇인가? VTH는 R이 증가할수록 많이 감소하는 것을 알 수 있다. 이는 R이 클수록 실리콘 박막이 완전히 공핍되지 않고 전자의 농도가 증가하기 때문이다. 즉 게이트에 낮은 전압이 인가되어도 채널 전류가 흐르게 되는 것을 의미한다. VFB는 R이 증가하여도 크게 변하지 않음을 알 수 있다.
CMOS 소자의 크기를 수십 나노미터 레벨로 축소하면 어떤 현상이 발생하는가? CMOS 소지 크기를 10nm 급으로 축소하기 위해서는 리소그래피 등의 새로운 공정기술 개발이 필수적이지만 작은 소자의 스위칭 특성도 공정기술 못지않게 중요하다. CMOS 소자의 크기를 수십 나노미터 레벨로 축소하면 단채널 현상이 발생하여 소자의 스위칭 특성이 저하된다. 이런 성능 저하를 줄이기 위해 다양한 소자 구조와 공정에 관한 연구들이 발표되고 있다[1～2].
단채널 현상을 줄이고자 소스 및 드레인 접합 깊이를 아주 얇게하면 발생하는 문제는? 특히 소자 크기의 축소로 인한 문턱전압 roll-off를 줄이기 위해 채널의 불순물 농도를 높이고 있지만 이동도 저하 및 불순물 원자의 편차로 인해 소자의 특성 저하가 심하게 된다[3]. 그리고 단채널 현상을 줄이기 위해 소스 및 드레인 접합 깊이를 수십 나노미터로 아주 얇게 하고 있지만 이는 소스 및 드레인 직렬저항의 증가로 이어지므로 소자의 특성 저하가 불가피하다[4]. 직렬저항과 단채널 현상을 줄이기 위해 소스 및 드레인 접합 부위에서 불순물의 측면 확산을 줄이고 불순물 농도분포를 계단모양으로 하기 위해 이온주입 후 flash 열처리 공정을 하고 있지만 소자의 크기가 10nm 급으로 축소되면서 공정의 편차로 인한 소자의 특성 편차와 값비싼 공정 장비 등이 문제가 되고 있다[5].
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참고문헌 (14)

  1. Jong Tae Park, and J. P. Colinge, "Multiple gate SOI MOSFETs :Device design guidelines," IEEE Trans. Electron Device, vol. 49, no,12, pp. 2222-2228, 2002. 

  2. J. P. Colinge, "Multiple-gate SOI MOSFETs," Solid-state Electronics, vol.48, no.6, pp.897-905, 2004. 

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  3. R. Yan, D. Lynch, T. Cayron, D. Lederer, A Afzalian, C. W. Lee, and J. P. Colinge, "Sensitivity of trigate MOSFETs to random dopant incuced threshold voltage fluctuations," Solid-state Electronics, vol. 52, no.12, pp. 1872-1876, 2008. 

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  4. D. J. frank, R. H. Dennard, E. Novak, P. M. Solomon, Y. Taur, and H. S. P. Wong, "Device scaling limits of Si MOSFET and their application dependence," Proc. IEEE, vol. 89, no. 3, pp. 259-288, 2001. 

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  5. S. H. Jain, "Low resistance, low leakage ultrashallow $p^+$ junction formation using millisecond flash anneals," IEEE Trans Electron Devices, vol. 52, no. 7, pp. 1610-1615, 2003. 

  6. N. J. Quitoriano, and T. I. Kamins, "Integratable nanowire transistors," Nano letters, vol. 8, no. 12, pp. 4410-4414, 2008. 

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  7. P. Yang, R. Yan, and M. Fardy, "Semiconductor nanowire: what's next?," Nano Letters, vol. 11, no. 10, pp. 1529-1536, 2010. 

  8. M. Masahara, K .Endo, Y. Liu, T. Matsukawa, S. Ouchi, K. Ishii, E. Sugimata, E. Suzuki, "Demostration and analysis of accumulation-mode double-gate metal oxide semiconductor field effect transistor," Jpn J. Appl. Phys., vol. 45, no. 4b, pp. 079-3083, 2006. 

  9. J. P. Colinge, C. W. Lee, A. Afzalian, N. Kelleher, B. McCarthy, and R. Murphy, "Nanowire transistors without junction," Nature Nanotechnology, vol. 5, no. 3, pp. 225-229, 2010. 

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  10. C. W. Lee, A. N. Nazarov, I. Ferain, N. Dehdashti, R. Yan, P. Razavi, R. Yu, Rodrigo T. Doria, J. P. Colinge, "Low subthreshold slope in junctionless multiplegate transistors," Appl. Phys. Lett. vol. 96, pp. 102106, 2010. 

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  11. J. P. Raskin, J. P. Colinge, I. Ferain, A. Kranti, C. W. Lee, N. Dehdashti, R. Yan, P. razavi, R. Yu, "Mobility improvement in nanowire junctionless transistors by uniaxial strain," Appl. Phys. lett., vol. 97, pp. 042114, 2010. 

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  12. C. W. Lee, I. Ferain, A. Afzalian, R. Yan, N. D. Akhavan, P. Razavi, J. P. Colinge, "Performance estimation of junctionless multiple gate transistors," Solid-state Electronics, vol. 54, no. 2, pp. 97-103, 2010. 

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  13. R. D. Trevisoli, M. A. Pavanello, R. T. Doria, M. de Souza, C. W. Lee, I ferain, N. D. Akhavan, R. Yan, P. Razavi, R. Yu, A. Kranti, and J. P. Colinge, "Analytical model for the threshold voltage of junctionless nanowire transistors," Proceeding of EUROSOI Workshop pp. 67-68, 2011. 

  14. N. lifshitz, "Dependence of the work-function difference between the polysilicon gate and silicon substrate on the doping level in polysilicon," IEEE Trans Electron Devices vol. 325, no. 3, pp. 617-621, 1985. 

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