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언더필 재료를 사용하는 Cu/Low-K 플립 칩 패키지 공정에서 신뢰성 향상 연구
Reliability Improvement of Cu/Low K Flip-chip Packaging Using Underfill Materials 원문보기

마이크로전자 및 패키징 학회지 = Journal of the Microelectronics and Packaging Society, v.18 no.4, 2011년, pp.19 - 25  

홍석윤 (삼성 전기) ,  진세민 (삼성 전기) ,  이재원 (삼성 전기) ,  조성환 (삼성 전기) ,  도재천 (삼성 전기) ,  이해영 (아주대학교 전자공학부)

초록
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현대 전자 산업에서Cu/Low-K공정의 도입을 통해 반도체 칩의 소형화 및 전기적 성능 향상이 가능해졌으나, Cu/Low-K는 기존의 반도체 제조 공정에 사용된 물질에 비해 물리적으로 매우 취약해진 단점을 가지고 있어 칩 제조 공정 과 패키지 공정에서 많은 문제를 유발하고 있다. 특히, 온도 사이클 후, Cu 층과 Low-K 유전층 사이의 박리현상은 주요 불량 현상의 하나이다. Cu/Low-K층은 플립 칩 패드의 상부에 위치하기 때문에 플립 칩이 받는 스트레스가 직접적으로 Cu/Low-K층에 영향을 주고 있다. 이런 문제를 해결하기 위한 언더필 공정이나 언더필 물질의 개선이 필요하게 되었고 특히, 플립 칩에 대한 스트레스를 줄이고 솔더 범프를 보호하기 위한 언더필의 선택이 중요하게 되었다. 90 nm Cu/Low-K 플립 칩 패키지의 온도 사이클 후 발생한 박리 문제를 적합한 언더필 선택을 통해 해결하였다.

Abstract AI-Helper 아이콘AI-Helper

The size reduction of the semiconductor chip and the improvement of the electrical performance have been enabled through the introduction of the Cu/Low-K process in modern electronic industries. However, Cu/Low-K has a disadvantage of the physical properties that is weaker than materials used for ex...

주제어

AI 본문요약
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문제 정의

  • 이때, 언더필 자체의 성질도 중요하지만, 동시에 플립 칩의 구조에 대한 고려도 이뤄져야 한다. 기존에 사용하던 언더필이 주로 솔더 범프를 보호하는데 초점이 이뤄진 반면, 본 실험에서는 플립 칩에 대한 스트레스를 줄이는 목적으로 진행하였다. 본 연구를 통하여 Cu/Low-K 공정을 사용한 플립 칩의 언더필에 대한 기본 방향을 설정하였고, 향후 개발 예정인 Cu/Low-K 플립 칩 패키지에 대한 공정 개발의 기본 데이터를 확보하게 되었다.
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질의응답

핵심어 질문 논문에서 추출한 답변
Low-K의 특성을 가지는 재료가 전기적인 특성, 특히 신호 지연 현상을 줄일 수 있는 이유는? Low-K의 특성을 가지는 재료는 기존에 사용 되던 SiO2 (K= 3.8~4.2) 등에 비해 유전 상수 값이 낮아 정전 용량을 줄일 수 있어 전기적인 특성, 특히 신호 지연 현상을 줄일 수 있다. 금속 배선 폭이 130 nm 이하일 경우에는 같은 금속 배선 폭을 가지는 Al/SiO2를 사용할 때보다 신호 지연이 크게 감소하는 특성을 보인다.
Cu/Low-K 플립 칩 공정이 가지는 단점은? 금속 배선 폭이 130 nm 이하일 경우에는 같은 금속 배선 폭을 가지는 Al/SiO2를 사용할 때보다 신호 지연이 크게 감소하는 특성을 보인다.2) 반면에 재료의 물리적인 특성이 취약해져 패키지 공정에서 수율 및 신뢰성에서는 큰 문제가 되고 있다. 물질 자체의 낮은 Modulus 값과 높은 열 팽창 계수, 금속 배선과의 낮은 접착 강도는 패키지 공정이나 신뢰성에서 배선 층 안에서의 깨짐 현상 및 배선 층간 떨어짐 현상을 일으킬 확률을 증가시키고 있다.3) 그러나, 이러한 문제에도 불구하고 Cu/Low-K 플립 칩 공정은 반도체 칩의 크기가 점차 작아 짐에 따라 규모가 점차 커질 것으로 예상되며, 또한 K 값이 더 낮은 물질의 비중도 점차 커질 것으로 예상된다.
Cu/Low-K 공정이란 어떤 재료를 사용하는 공정인가? 현대 전자 산업에서 반도체 칩의 소형화와 전기적인 성능의 향상이 동시에 요구되고 있다. 칩 소형화를 위해 반도체 공정에서 금속 배선 폭의 미세화가 진행됨에 따라 신호의 지연 현상이 발생하게 되어, 이를 해결하기 위해 배선 저항 및 배선 간 용량을 줄일 필요가 대두되고 있다. 이에 따라 배선 금속은 Al(비 저항: 3.3 µΩcm)에서 Cu(비 저항: 1.6 µΩcm)로 대치되고, 배선 층간 유전체의 용량을 줄이기 위해 유전 상수가 3.0 이하인 Low-K 재료가 사용되고 있다.1) 이러한 공정을 일반적으로 Cu/Low-K 공정이라고 한다.
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참고문헌 (11)

  1. L. L. Mercado, C. Goldberg, S. -M. Kuo, T. -Y. Lee and S. K. Pozder, "Analysis of Flip-Chip Packaging Challenges on Copper/Low-K Interconnects", IEEE Trans. Device Mat. Reliab., 3(4), 111 (2003). 

  2. K. Buchanan, "The Evolution of Interconnect Technology for Silicon Integrated Circuitry", Proc. 2002 GaAs MANTECH Conference, San Diego, CS ManTech Media (2002). 

  3. N. Kao, J. Y. Lai, Y. P. Wang and C. S. Hsiao, "Underfill Assessments and Validations for Low-K FCBGA", Proc. International Microsystems, Packaging, Assembly Confer-ence (IMPACT), Taipei, 1, IEEE CPMT (2006). 

  4. Semiconductor Industry Association, International Technology Roadmap for Semiconductor (ITRS) (2001). 

  5. W. G. M. V. D. Hoek, "45nm Node Integration of Low-K and ULK Porous Dielectrics", Solid State Technology, 48(11) (2005). 

  6. Semiconductor Industry Association, International Technology Roadmap for Semiconductor (ITRS) (2007). 

  7. B. -I. Noh, J. -B. Lee and S. -B. Jung, "Characteristic of Underfill with Various Epoxy Resin(in Kor.)", J. Microelectron. Packag. Soc.,13(3), 39 (2006). 

  8. C. -H. Yu and K. -S. Kim, "Thermal Cycling Analysis of Flip- Chip BGA Solder Joints(in Kor.)", J. Microelectron. Packag. Soc., 10(1), 45 (2003). 

  9. W. H. Lee, D. S. Jiag, Y. P. Wand and C. S. Hasio, "Underfill Selection Strategy For Low K, High Lead/Lead-free Flip-chip Application", Proc. International Microsystems, Packaging, Assembly Conference (IMPACT), Taipei, 338, IEEE CPMT (2007). 

  10. L. T. Manzione, Plastic packaging of Microelectronic Devices, Van Nostrand Reinhold, New York (1990). 

  11. J. H. Lau and S. -W. R. Lee, "Effects of Build-Up Printed Circuit Board Thickness on the Solder Joint Reliability of a Wafer Level Chip Scale Package (WLCSP)", IEEE Trans. Comp. Packag. Technol., 25(1), 3 (2002). 

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