현대 전자 산업에서Cu/Low-K공정의 도입을 통해 반도체 칩의 소형화 및 전기적 성능 향상이 가능해졌으나, Cu/Low-K는 기존의 반도체 제조 공정에 사용된 물질에 비해 물리적으로 매우 취약해진 단점을 가지고 있어 칩 제조 공정 과 패키지 공정에서 많은 문제를 유발하고 있다. 특히, 온도 사이클 후, Cu 층과 Low-K 유전층 사이의 박리현상은 주요 불량 현상의 하나이다. Cu/Low-K층은 플립 칩 패드의 상부에 위치하기 때문에 플립 칩이 받는 스트레스가 직접적으로 Cu/Low-K층에 영향을 주고 있다. 이런 문제를 해결하기 위한 언더필 공정이나 언더필 물질의 개선이 필요하게 되었고 특히, 플립 칩에 대한 스트레스를 줄이고 솔더범프를 보호하기 위한 언더필의 선택이 중요하게 되었다. 90 nm Cu/Low-K 플립 칩 패키지의 온도 사이클 후 발생한 박리 문제를 적합한 언더필 선택을 통해 해결하였다.
현대 전자 산업에서Cu/Low-K공정의 도입을 통해 반도체 칩의 소형화 및 전기적 성능 향상이 가능해졌으나, Cu/Low-K는 기존의 반도체 제조 공정에 사용된 물질에 비해 물리적으로 매우 취약해진 단점을 가지고 있어 칩 제조 공정 과 패키지 공정에서 많은 문제를 유발하고 있다. 특히, 온도 사이클 후, Cu 층과 Low-K 유전층 사이의 박리현상은 주요 불량 현상의 하나이다. Cu/Low-K층은 플립 칩 패드의 상부에 위치하기 때문에 플립 칩이 받는 스트레스가 직접적으로 Cu/Low-K층에 영향을 주고 있다. 이런 문제를 해결하기 위한 언더필 공정이나 언더필 물질의 개선이 필요하게 되었고 특히, 플립 칩에 대한 스트레스를 줄이고 솔더 범프를 보호하기 위한 언더필의 선택이 중요하게 되었다. 90 nm Cu/Low-K 플립 칩 패키지의 온도 사이클 후 발생한 박리 문제를 적합한 언더필 선택을 통해 해결하였다.
The size reduction of the semiconductor chip and the improvement of the electrical performance have been enabled through the introduction of the Cu/Low-K process in modern electronic industries. However, Cu/Low-K has a disadvantage of the physical properties that is weaker than materials used for ex...
The size reduction of the semiconductor chip and the improvement of the electrical performance have been enabled through the introduction of the Cu/Low-K process in modern electronic industries. However, Cu/Low-K has a disadvantage of the physical properties that is weaker than materials used for existing semiconductor manufacture process. It causes many problems in chip manufacturing and package processes. Especially, the delamination between the Cu layer and the low-K dielectric layer is a main defect after the temperature cycles. Since the Cu/Low-K layer is located on the top of the pad of the flip chip, the stress on the flip chip affects the Cu/Low-K layer directly. Therefore, it is needed to improve the underfill process or materials. Especially, it becomes very important to select the underfill to decrease the stress at the flip-chip and to protect the solder bump. We have solved the delamination problem in a 90 nm Cu/Low-K flip-chip package after the temperature cycle by selecting an appropriate underfill.
The size reduction of the semiconductor chip and the improvement of the electrical performance have been enabled through the introduction of the Cu/Low-K process in modern electronic industries. However, Cu/Low-K has a disadvantage of the physical properties that is weaker than materials used for existing semiconductor manufacture process. It causes many problems in chip manufacturing and package processes. Especially, the delamination between the Cu layer and the low-K dielectric layer is a main defect after the temperature cycles. Since the Cu/Low-K layer is located on the top of the pad of the flip chip, the stress on the flip chip affects the Cu/Low-K layer directly. Therefore, it is needed to improve the underfill process or materials. Especially, it becomes very important to select the underfill to decrease the stress at the flip-chip and to protect the solder bump. We have solved the delamination problem in a 90 nm Cu/Low-K flip-chip package after the temperature cycle by selecting an appropriate underfill.
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문제 정의
이때, 언더필 자체의 성질도 중요하지만, 동시에 플립 칩의 구조에 대한 고려도 이뤄져야 한다. 기존에 사용하던 언더필이 주로 솔더 범프를 보호하는데 초점이 이뤄진 반면, 본 실험에서는 플립 칩에 대한 스트레스를 줄이는 목적으로 진행하였다. 본 연구를 통하여 Cu/Low-K 공정을 사용한 플립 칩의 언더필에 대한 기본 방향을 설정하였고, 향후 개발 예정인 Cu/Low-K 플립 칩 패키지에 대한 공정 개발의 기본 데이터를 확보하게 되었다.
제안 방법
Cu/LowK 플립 칩 패키지의 신뢰성 후 발생한 실리콘 칩 내층의 박리 문제를 해결하기 위해 언더필을 특성 별로 검토를 하였다.
Cu/Low-K 플립 칩을 패키지 하기 전에 양산에 사용한 언더필은 대부분 플립 칩의 솔더 범프를 보호하기 위해 적용되었다. 그리고, 이를 위해 높은 유리 전이 온도와 높은 Modulus 값을 가지는 언더필을 사용하여, 제품의 신뢰성을 확보하였다. 그러나, Cu/LowK 플립 칩 패키지에 기존의 언더필을 사용하였을 때 온도 사이클 진행 후 ILD (Interlayer Dielectric)층과 Cu 층 사이의 박리가 10%~15% 정도 발생하고, 그 비중은 전체 불량 중 약 90%를 차지하였다.
언더필의 경화는 데이터 시트를 기준으로 하되, 언더필 보이드 발생을 줄이고, 열에 의한 스트레스를 줄이기 위해 승온 속도 및 냉각 속도를 분당 5℃ 이하로 진행하였다.
온도 사이클 후 솔더 접합부의 깨짐 현상이 발생하지 않고, 실리콘 칩이 받는 스트레스를 낮추는 물질을 선택하기 위해, 기존의 높은 유리 전이 온도와 높은 Modulus 를 가지는 언더필 D를 기준으로 높은 유리 전이 온도와 낮은 Modulus를 가지는 언더필 A, 낮은 유리 전이 온도와 낮은 Modulus를 가지는 언더필 B, 낮은 유리 전이 온도와 높은 Modulus를 가지는 언더필 C를 검토하였다 (Table 3). Fig.
대상 데이터
기존에 사용하던 언더필이 주로 솔더 범프를 보호하는데 초점이 이뤄진 반면, 본 실험에서는 플립 칩에 대한 스트레스를 줄이는 목적으로 진행하였다. 본 연구를 통하여 Cu/Low-K 공정을 사용한 플립 칩의 언더필에 대한 기본 방향을 설정하였고, 향후 개발 예정인 Cu/Low-K 플립 칩 패키지에 대한 공정 개발의 기본 데이터를 확보하게 되었다.
실험에 사용된 플립 칩은 4.75×4.18×0.75(mm3)이고 솔더 범프의 지름은 0.22 mm으로 90 nm Cu/Low-K 공정이 적용되었다(Table 1).
성능/효과
-40℃ ~ +85℃까지 온도 사이클을 100회까지 진행하였을 때, 언더필 B를 적용한 패키지에서 불량이 발생하지 않았고(0/20), 기존의 언더필 D를 적용한 패키지에서 가장 불량률이 높았다(3/20) (Table 4).
25°C에서 언더필의 Modulus 값과 온도 사이클 진행 후 불량률은 Fig. 14 처럼 큰 상관성이 보이지 않은 반면, Fig. 15처럼 85°C에서의 언더필의 Modulus 값에 따른 불량률은 선형적인 상관성 (불량률 = -0.01484 + 0.02236*Modulus(@85°C))을 가지고, R 제곱 값이 0.94로 Modulus 값이 높을수록 불량률이 높은 경향을 보이고 있다.
이를 바탕으로 언더필 B에 대한 신뢰성을 추가로 진행하였다. 2차로 신뢰성을 진행할 때는 85℃, 85%RH 환경에서 24시간 흡습과 리플로우 3회를 진행한 패키지를 온도 사이클을 진행한후, 전기적인 검사에서 양품인 것을 확인하였으며(Table 5), 초음파 검사를 실시하여 플립 칩 내층 박리 및 언더필 박리가 발생하지 않은 것을 확인하였다. Fig.
물질 자체의 낮은 Modulus 값과 높은 열 팽창 계수, 금속 배선과의 낮은 접착 강도는 패키지 공정이나 신뢰성에서 배선 층 안에서의 깨짐 현상 및 배선 층간 떨어짐 현상을 일으킬 확률을 증가시키고 있다.3) 그러나, 이러한 문제에도 불구하고 Cu/Low-K 플립 칩 공정은 반도체 칩의 크기가 점차 작아 짐에 따라 규모가 점차 커질 것으로 예상되며, 또한 K 값이 더 낮은 물질의 비중도 점차 커질 것으로 예상된다.4) 따라서, Cu/Low-K 플립 칩 패키지에서 설계, 공정, 원자 등의 개발 필요성이 더욱 증대되고 있고, 다공성의 Low-K 유전물질의 도입에 따른 실리콘 칩 내층의 파괴 강도 저하 문제를 공정 상에서 직면하고 있으며5), Cu/ Low-K 플립 칩에 대한 언더필의 기술은 이러한 문제중의 하나가 되고 있다.
3차로 진행된 신뢰성은 온도 사이클을 500회까지 진행한 후, 불량이 발생하지 않은 것을 확인하였다 (0/40)(Table 6).
반면 실리콘 칩을 보호하기 위해서는 이와 반대로 기계적인 성질을 낮추는 것이 유리하고, 이를 위해 가능한 낮은 유리 전이 온도, Modulus 값을 가지는 물질을 선정해야 한다.9) 특히, 문제가 발생한 Cu/Low-K 플립 칩은 플립 칩의 두께가 0.6 mm로 기존에 사용되던 플립 칩의 두께인 0.35~0.45 mm에 비해 두꺼워 스트레스가 더 많이 발생하는 것으로 분석되었다. Fig.
그러나. Cu/Low-K 플립 칩 패키지의 경우 칩 내층에 발생한 박리가 불량이 발생한 원인으로 Cu/ Low-K 플립 칩이 스트레스에 매우 취약한 것이 발견되었고, Fig. 2와 같이 불량 분석을 통해 패키지 후 실리콘칩에 발생하는 스트레스가 칩의 외곽 영역에서부터 발생된 것이 확인되었다. 이를 해결하기 위해 언더필의 재료 및 공정 측면에서 플립 칩에 발생하는 스트레스 특히, 외곽 영역에 가해지는 스트레스를 줄였다.
이러한 특성을 가지는 언더필이 요구되고 가능한 이유는 Cu/Low-K층이 스트레스에 취약하다는 점과 플립 칩의 두께가 두꺼워 Cu/Low-K 층이 받는 스트레스가 커진 반면, PCB의 얇은 두께 및 넓은 플립 칩 솔더 범프 지름으로 솔더 범프의 스트레스에 대한 저항이 커졌기 때문이다. 따라서, 검토된 Cu/Low-K 플립 칩을 패키지 하기 위해서는 언더필의 물성을 플립 칩 솔더 범프를 보호하는 측면보다는 Cu/Low-K 플립 칩의 내부를 보호하는 역할에 더욱 중점을 둘 필요가 있을 것으로 판단할 수 있었다.
불량률 분석을 통해 검토된 Cu/LowK 플립 칩을 패키지 하기 위해서는 낮은 유리 전이 온도 (85℃ 이하)를 가지고 상온에서 낮은 Modulus를 가지며 (7.6 Gpa 이하), 85℃에서 1 Gpa 정도의 Modulus를 가지는 언더필을 사용해야 신뢰성을 향상 시킬 수 있다고 판단 할 수 있었다.
그러나, Cu/LowK 플립 칩 패키지에 기존의 언더필을 사용하였을 때 온도 사이클 진행 후 ILD (Interlayer Dielectric)층과 Cu 층 사이의 박리가 10%~15% 정도 발생하고, 그 비중은 전체 불량 중 약 90%를 차지하였다. 불량이 발생한 패키지에 대하여 초음파 검사를 통해, 불량이 발생한 원인이 플립 칩 내층에서 발생한 박리인 것을 확인할 수 있었다. Fig.
10은 불량이 추정되는 지점을 SEM을 통해 확인한 사진이다. 온도 사이클 후 언더필 B를 사용한 플립 칩을 Fig. 11과 같이 단면 분석하여 솔더 범프 쪽의 연결 부위의 깨짐 현상 없는 것을 확인하였다. 이를 바탕으로 언더필 B에 대한 신뢰성을 추가로 진행하였다.
이를 통해, 검토된 Cu/Low-K 플립 칩을 패키지 할 경우, 낮은 유리 전이 온도를 가지고 상온에서 낮은 Modulus를 가지며, 85°C에서 1 Gpa 정도의 Modulus를 가지는 언더필을 사용해야 신뢰성을 향상 시킬 수 있다고 판단 할 수 있었다.
2와 같이 불량 분석을 통해 패키지 후 실리콘칩에 발생하는 스트레스가 칩의 외곽 영역에서부터 발생된 것이 확인되었다. 이를 해결하기 위해 언더필의 재료 및 공정 측면에서 플립 칩에 발생하는 스트레스 특히, 외곽 영역에 가해지는 스트레스를 줄였다.
전기적으로 불량이 발생한 패키지는 초음파 검사를 통해 플립 칩 내층에서 불량이 발생하였을 가능성이 높은 위치를 1차로 추정한 후 SEM 검사를 통하여 실제로 플립 칩 내층 박리가 발생한 것을 확인하였다. Fig.
6 Gpa 이하), 85℃에서 1 Gpa 정도의 Modulus를 가지는 언더필을 사용해야 신뢰성을 향상 시킬 수 있다고 판단 할 수 있었다. 즉, 검토된 Cu/Low-K 플립 칩을 패키지하기 위해서는 언더필의 물성을 플립 칩 솔더 범프를 보호하는 측면보다는 Cu/Low-K 플립 칩의 내부를 보호하는 역할에 더욱 중점을 둘 필요가 있을 것으로 판단할 수 있었다.
질의응답
핵심어
질문
논문에서 추출한 답변
Low-K의 특성을 가지는 재료가 전기적인 특성, 특히 신호 지연 현상을 줄일 수 있는 이유는?
Low-K의 특성을 가지는 재료는 기존에 사용 되던 SiO2 (K= 3.8~4.2) 등에 비해 유전 상수 값이 낮아 정전 용량을 줄일 수 있어 전기적인 특성, 특히 신호 지연 현상을 줄일 수 있다. 금속 배선 폭이 130 nm 이하일 경우에는 같은 금속 배선 폭을 가지는 Al/SiO2를 사용할 때보다 신호 지연이 크게 감소하는 특성을 보인다.
Cu/Low-K 플립 칩 공정이 가지는 단점은?
금속 배선 폭이 130 nm 이하일 경우에는 같은 금속 배선 폭을 가지는 Al/SiO2를 사용할 때보다 신호 지연이 크게 감소하는 특성을 보인다.2) 반면에 재료의 물리적인 특성이 취약해져 패키지 공정에서 수율 및 신뢰성에서는 큰 문제가 되고 있다. 물질 자체의 낮은 Modulus 값과 높은 열 팽창 계수, 금속 배선과의 낮은 접착 강도는 패키지 공정이나 신뢰성에서 배선 층 안에서의 깨짐 현상 및 배선 층간 떨어짐 현상을 일으킬 확률을 증가시키고 있다.3) 그러나, 이러한 문제에도 불구하고 Cu/Low-K 플립 칩 공정은 반도체 칩의 크기가 점차 작아 짐에 따라 규모가 점차 커질 것으로 예상되며, 또한 K 값이 더 낮은 물질의 비중도 점차 커질 것으로 예상된다.
Cu/Low-K 공정이란 어떤 재료를 사용하는 공정인가?
현대 전자 산업에서 반도체 칩의 소형화와 전기적인 성능의 향상이 동시에 요구되고 있다. 칩 소형화를 위해 반도체 공정에서 금속 배선 폭의 미세화가 진행됨에 따라 신호의 지연 현상이 발생하게 되어, 이를 해결하기 위해 배선 저항 및 배선 간 용량을 줄일 필요가 대두되고 있다. 이에 따라 배선 금속은 Al(비 저항: 3.3 µΩcm)에서 Cu(비 저항: 1.6 µΩcm)로 대치되고, 배선 층간 유전체의 용량을 줄이기 위해 유전 상수가 3.0 이하인 Low-K 재료가 사용되고 있다.1) 이러한 공정을 일반적으로 Cu/Low-K 공정이라고 한다.
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