플래시 메모리는 빠른 처리 속도, 비휘발성, 저전력, 강한 내구성으로 인해 최근 다방면에서 활용되는 비중이 점점 커지고 있고, 최근 비트 당 가격이 저렴해지면서 NAND 플래시 기반의 SSD (Solid State Disk)가 기존 기계적 메커니즘의 HDD(Hard Disk Drive)를 대체할 새로운 저장 장치로 주목받고 있다. 특히 모바일 기기에 적용되는 싱글 패키지 SSD 제품의 경우 병렬 처리를 통한 성능 향상을 위해 채널 수를 증가시키면 NAND 플래시 컨트롤러의 면적과 입출력 핀 수가 채널 수 증가에 따라 증가하여 폼팩터 (form factor)에 직접적인 영향을 주게 된다. 본 논문에서는 NAND 플래시 채널 수와 인터페이스의 채널당 FIFO 버퍼 사이즈를 최적화하여 SSD 컨트롤러의 성능을 고려한 면적과 입출력 핀 수를 최소화하고 이를 폼팩터에 반영하는 방법을 제안한다. 이중 버퍼를 채용한 10채널 지원 SSD 컨트롤러에 대해서 실험을 통해 동일한 성능을 유지하면서도 버퍼 블록 사이즈를 73%정도 축소시킬 수 있었고, 컨트롤러 전체 칩 면적으로는 채널 수 감소에 따른 채널별 컨트롤 블록과 입출력 핀 수 감소 등으로 인해 대략 40%정도 축소 가능할 것으로 예상된다.
플래시 메모리는 빠른 처리 속도, 비휘발성, 저전력, 강한 내구성으로 인해 최근 다방면에서 활용되는 비중이 점점 커지고 있고, 최근 비트 당 가격이 저렴해지면서 NAND 플래시 기반의 SSD (Solid State Disk)가 기존 기계적 메커니즘의 HDD(Hard Disk Drive)를 대체할 새로운 저장 장치로 주목받고 있다. 특히 모바일 기기에 적용되는 싱글 패키지 SSD 제품의 경우 병렬 처리를 통한 성능 향상을 위해 채널 수를 증가시키면 NAND 플래시 컨트롤러의 면적과 입출력 핀 수가 채널 수 증가에 따라 증가하여 폼팩터 (form factor)에 직접적인 영향을 주게 된다. 본 논문에서는 NAND 플래시 채널 수와 인터페이스의 채널당 FIFO 버퍼 사이즈를 최적화하여 SSD 컨트롤러의 성능을 고려한 면적과 입출력 핀 수를 최소화하고 이를 폼팩터에 반영하는 방법을 제안한다. 이중 버퍼를 채용한 10채널 지원 SSD 컨트롤러에 대해서 실험을 통해 동일한 성능을 유지하면서도 버퍼 블록 사이즈를 73%정도 축소시킬 수 있었고, 컨트롤러 전체 칩 면적으로는 채널 수 감소에 따른 채널별 컨트롤 블록과 입출력 핀 수 감소 등으로 인해 대략 40%정도 축소 가능할 것으로 예상된다.
Flash memory is becoming widely prevalent in various area due to high performance, non-volatile features, low power, and robust durability. As price-per-bit is decreased, NAND flash based SSDs (Solid State Disk) have been attracting attention as the next generation storage device, which can replace ...
Flash memory is becoming widely prevalent in various area due to high performance, non-volatile features, low power, and robust durability. As price-per-bit is decreased, NAND flash based SSDs (Solid State Disk) have been attracting attention as the next generation storage device, which can replace HDDs (Hard Disk Drive) which have mechanical properties. Especially for the single package SSD, if channel number or FIFO buffer size per channel increases to improve performance, the size of a controller and I/O pin count will increase linearly with channel numbers and form factor will be affected. We propose a novel technique which can minimize form factor by optimizing the number of NAND flash channels and the size of interface FIFO buffer in the SSD. For SSD with 10 channel and double buffer, the experimental results show that buffer block size can be reduced about 73% without performance degradation and total size of a controller can be reduced about 40% because control block per channel and I/O pin count decrease according to decrease channel number.
Flash memory is becoming widely prevalent in various area due to high performance, non-volatile features, low power, and robust durability. As price-per-bit is decreased, NAND flash based SSDs (Solid State Disk) have been attracting attention as the next generation storage device, which can replace HDDs (Hard Disk Drive) which have mechanical properties. Especially for the single package SSD, if channel number or FIFO buffer size per channel increases to improve performance, the size of a controller and I/O pin count will increase linearly with channel numbers and form factor will be affected. We propose a novel technique which can minimize form factor by optimizing the number of NAND flash channels and the size of interface FIFO buffer in the SSD. For SSD with 10 channel and double buffer, the experimental results show that buffer block size can be reduced about 73% without performance degradation and total size of a controller can be reduced about 40% because control block per channel and I/O pin count decrease according to decrease channel number.
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문제 정의
그림 2와 같이 8채널에서 16채널로 증가하는 경우 입출력 핀수는 대략 500개에서 1000개 수준으로 두 배 정도 증가하고 내부 연결 공간은 기존 대비 30% 이상이 더 요구되어 채널 수 증가는 폼팩터에 직접적인 영향을 주게 된다. 이러한 문제를 해결하기 위하여 본 논문에서는 인터페이스 채널 수와 채널당 FIFO 버퍼 사이즈 최적화를 통해 성능을 고려하여 폼팩터 최소화할 수 있는 SSD 컨트롤러 설계 기법을 제안한다.
이처럼 인터페이스 FIFO 버퍼에 이중 버퍼를 적용해도 충분히 효율적으로 활용되지 못하는 문제를 FIFO 버퍼의 사이즈를 최적화하고 면적 대비 성능 효율을 향상시켜 해결하고자 한다.
모바일 기기에 적용되는 싱글 패키지 SSD 제품의 경우 컨트롤러의 면적과 채널 수에 의해 폼팩터가 결정되는 경우가 많은데, 병렬 처리를 통한 성능 향상을 위해 채널 수를 증가시키면 채널 당 필요한 입출력 핀 수가 증가하게 되고 NAND 플래시 컨트롤러의 면적도 증가하여 폼팩터에 영향을 주게 된다. 이에 본 논문에서는 Host와 플래시 인터페이스를 포함한 전체 인터페이스 대역폭의 합이 DRAM 버퍼 대역폭과 동일한 수준이 되도록 플래시 채널 수를 최적화하여 대역폭 차이에 따른 성능 저하 문제를 해결하고 입출력 핀 수를 최소화할 수 있었다. 또한 인터페이스 FIFO 버퍼 사이즈는 이중 버퍼가 아닌 버스트 데이터 크기 수준으로 감소시켜 동일한 성능을 유지하면서도 컨트롤러 칩면적을 최소화할 수 있었다.
가설 설정
테스트 환경은 DMA 모드에서 동일한 크기의 데이터 전송 요청에 따른 전체 데이터 전송 시간 비교를 위해 Host 인터페이스, 멀티채널 NAND 플래시 인터페이 스, DRAM 버퍼로 구성된 SSD 시스템을 가정하였다. 삼성전자의 40Mbps SDR 32Gb NAND 플래시인 K9LBG08U0M[6]와 133Mbps ToggleDDR 32Gb NAND 플래시인 K9GBGD8U0A[7]을 기준으로 FIFO 버퍼 구조의 이중 버퍼를 가진 NAND 플래시 인터페이스를 모델링하였고, DRAM은 삼성전자의 133MHz DDR 1Gb Mobile DRAM인 K4X1G323PC와 200MHz DDR2 1Gb Mobile DRAM인 K4Q1G323BE[8]을 기준으로 모델링하였으며, Host 인터페이스는 SATA2 규격인 대역폭 300MByte/s로 동작하도록 구성하였다.
제안 방법
조건에 따른 SSD 컨트롤러의 효율을 비교하기 위하여 전체 데이터 전송량은 48섹터인 24KByte (512 Byte × 48섹터)로 고정하였고, DMA 모드에서의 데이터 전체 전송 시간을 비교, 분석하였다.
테스트 환경은 DMA 모드에서 동일한 크기의 데이터 전송 요청에 따른 전체 데이터 전송 시간 비교를 위해 Host 인터페이스, 멀티채널 NAND 플래시 인터페이 스, DRAM 버퍼로 구성된 SSD 시스템을 가정하였다. 삼성전자의 40Mbps SDR 32Gb NAND 플래시인 K9LBG08U0M[6]와 133Mbps ToggleDDR 32Gb NAND 플래시인 K9GBGD8U0A[7]을 기준으로 FIFO 버퍼 구조의 이중 버퍼를 가진 NAND 플래시 인터페이스를 모델링하였고, DRAM은 삼성전자의 133MHz DDR 1Gb Mobile DRAM인 K4X1G323PC와 200MHz DDR2 1Gb Mobile DRAM인 K4Q1G323BE[8]을 기준으로 모델링하였으며, Host 인터페이스는 SATA2 규격인 대역폭 300MByte/s로 동작하도록 구성하였다. SSD 시스템은 Verilog HDL로 기술되었고, 삼성 65nm CMOS 라이브러리를 이용하여 합성하였다.
조건에 따른 SSD 컨트롤러의 효율을 비교하기 위하여 전체 데이터 전송량은 48섹터인 24KByte (512 Byte × 48섹터)로 고정하였고, DMA 모드에서의 데이터 전체 전송 시간을 비교, 분석하였다. 실제 상황에서는 DMA 모드로 연속 액세스를 통해 대용량의 데이터 전송이 이루어지게 되거나 랜덤 액세스를 통해 작은 용량의 데이터 전송이 이루어지게 되는데, 랜덤 액세스의 경우에는 논리 블록 주소 (Logical Block Address, LBA)를 검색하는 시간과 펌웨어에서 NAND 플래시 주소를 관리하는 정책에 따라 성능이 크게 달라지기 때문에 시뮬레이션 환경은 하드웨어 측면 최적화에 따른 성능 향상 결과를 비교하기 위해 연속 액세스 조건을 적용하였다.
대상 데이터
삼성전자의 40Mbps SDR 32Gb NAND 플래시인 K9LBG08U0M[6]와 133Mbps ToggleDDR 32Gb NAND 플래시인 K9GBGD8U0A[7]을 기준으로 FIFO 버퍼 구조의 이중 버퍼를 가진 NAND 플래시 인터페이스를 모델링하였고, DRAM은 삼성전자의 133MHz DDR 1Gb Mobile DRAM인 K4X1G323PC와 200MHz DDR2 1Gb Mobile DRAM인 K4Q1G323BE[8]을 기준으로 모델링하였으며, Host 인터페이스는 SATA2 규격인 대역폭 300MByte/s로 동작하도록 구성하였다. SSD 시스템은 Verilog HDL로 기술되었고, 삼성 65nm CMOS 라이브러리를 이용하여 합성하였다.
성능/효과
앞서 분석한 바와 같이 NAND 플래시 인터페이스의 채널당 FIFO 버퍼 사이즈와 채널 수를 최적화하면 컨트롤러 면적 대비 성능 효율을 향상시킬 수 있고 입출력 핀 수를 최소화할 수 있다.
(3) 인터페이스 대역폭의 합이 DRAM 버퍼 대역폭보다 작은 경우에는 최대 성능은 대역폭이 작은 인터페이스에 의해 결정된다. 채널당 대역폭이 100MByte/s이고 4채널인 경우 인터페이스 대역폭의 합은 400MByte/s이고 DDR2 DRAM 버퍼의 대역폭이 1600MByte/s라고 하면, DRAM 버퍼의 대역폭이 훨씬 크기 때문에 하나의 채널에서 FIFO 버퍼가 버스트 데이터 크기만큼 채워져 권한을 요청하게 되면 DRAM 버퍼에서는 FIFO 버퍼를 채우는 속도보다 빠른 속도로 FIFO 버퍼를 비우게 된다.
은 모든 인터페이스 대역폭의 합을 의미한다. 수식을 통해 버스트 데이터 크기가 128Byte이고, NAND 플래시 대역폭이 40MByte/s, 전체 인터페이스 대역폭의 합이 320MByte/s인 경우에는 채널당 버퍼 사이즈가 144Byte, 전체 인터페이스 대역폭의 합이 160MByte/s인 경우에는 채널당 버퍼 사이즈가 160Byte일 때 컨트롤러 효율은 최적화가 된다.
(1) DRAM 버퍼 대역폭과 모든 인터페이스 대역폭의 합이 같아지도록 NAND 플래시 채널 수를 최적화하면 대역폭 차이에 의한 컨트롤러 성능 저하 문제를 해결할 수 있다.
식 (3)에 의해서 NAND 플래시 동작 주파수가 40MHz이면 32채널, 166MHz이면 8채널일 때 성능은 최적화가 되는데, 이것은 실험 결과와도 일치한다. NAND 플래시 동작 주파수가 40MHz이면 32채널일 때 최적화되므로 4채널에서 16채널로 채널 수가 증가할수록 성능도 향상되지만, 166MHz인 경우에는 8채널일 때 최적화되므로 채널 수가 8채널 이상으로 증가하면 채널 수에 따른 성능향상은 일어나지 않았다.
그림 6은 FIFO 버퍼 사이즈에 따른 성능 비교 결과이다. 버스트 데이터 크기가 128Byte일 때, NAND 플래시가 4채널, 8채널인 경우에 인터페이스의 버퍼 크기가 144Byte보다 증가하는 경우에서는 성능 향상은 없었고, 16채널인 경우에는 FIFO 버퍼 사이즈가 버스트 데이터 크기인 128Byte일 때와 그보다 증가하는 경우에도 성능 차이는 없었다. 즉, 전체 전송 데이터의 크기가 랜덤 액세스에 비해 상대적으로 큰 연속 액세스인 경우에 식 (4)에 의해 예상했던 바와 마찬가지로 FIFO 버퍼 사이즈에 비례하는 성능 향상은 일어나지 않음을 실험을 통해 입증되었다.
버스트 데이터 크기가 128Byte일 때, NAND 플래시가 4채널, 8채널인 경우에 인터페이스의 버퍼 크기가 144Byte보다 증가하는 경우에서는 성능 향상은 없었고, 16채널인 경우에는 FIFO 버퍼 사이즈가 버스트 데이터 크기인 128Byte일 때와 그보다 증가하는 경우에도 성능 차이는 없었다. 즉, 전체 전송 데이터의 크기가 랜덤 액세스에 비해 상대적으로 큰 연속 액세스인 경우에 식 (4)에 의해 예상했던 바와 마찬가지로 FIFO 버퍼 사이즈에 비례하는 성능 향상은 일어나지 않음을 실험을 통해 입증되었다.
또한 인터페이스 FIFO 버퍼 사이즈는 이중 버퍼 적용시의 256Byte에서 식 (4)에 의해 버스트 데이터 크기 수준인 144Byte로 축소시키는 것이 가능하다. 표 1은 기존 방식과 제안한 방법을 적용하여 최적화한 경우의 버퍼 블록 합성 결과인데, 10채널에서 5채널로 축소하고 인터페이스 FIFO 버퍼 사이즈를 256Byte에서 144Byte로 축소하는 경우 컨트롤러 버퍼 블록 사이즈는 최적화하기 전보다 73% 정도 축소시키는 것이 가능하였다.
제안한 방법을 적용하면 채널 수 감소에 따른 채널별 컨트롤러 블록 감소와 입출력 핀 수 감소 등으로 인해 컨트롤러 전체 칩 면적으로는 현재 출시되어 있는 SSD 컨트롤러들의 채널 수와 면적의 관계를 고려하였을 때 대략 40%정도 축소 가능할 것으로 예상된다. 또한 폼팩터 축소는 그림 7과 같이 컨트롤러 칩 면적뿐 아니라 채널 수와도 연관이 있는데, (b) 채널 수는 변경 없이 칩 면적만 감소되는 경우 입출력 핀 수에는 변함이 없어 폼팩터를 감소시키는 것에는 한계가 있으나 (c) 칩 면적과 함께 채널 수가 절반으로 감소하게 되면 입출력 핀 수도 채널 수에 비례하여 감소하게 되어 단순히 칩 면적만 감소된 경우보다 폼팩터를 30%정도 더 축소시키는 것이 가능하다.
제안한 방법을 적용하면 채널 수 감소에 따른 채널별 컨트롤러 블록 감소와 입출력 핀 수 감소 등으로 인해 컨트롤러 전체 칩 면적으로는 현재 출시되어 있는 SSD 컨트롤러들의 채널 수와 면적의 관계를 고려하였을 때 대략 40%정도 축소 가능할 것으로 예상된다. 또한 폼팩터 축소는 그림 7과 같이 컨트롤러 칩 면적뿐 아니라 채널 수와도 연관이 있는데, (b) 채널 수는 변경 없이 칩 면적만 감소되는 경우 입출력 핀 수에는 변함이 없어 폼팩터를 감소시키는 것에는 한계가 있으나 (c) 칩 면적과 함께 채널 수가 절반으로 감소하게 되면 입출력 핀 수도 채널 수에 비례하여 감소하게 되어 단순히 칩 면적만 감소된 경우보다 폼팩터를 30%정도 더 축소시키는 것이 가능하다. 이러한 컨트롤러 최적화 설계는 DRAM과 Host 인터페이스, NAND 플래시 대역폭에 따른 채널 수를 결정하고 싱글 패키지 SSD의 경우 성능에 영향을 주지 않는 패키지 내부의 불필요한 공간을 최소화함으로써 성능을 고려한 컨트롤러 최적화 설계를 가능하게 하여 폼팩터를 최소화하는 것이 가능하다.
또한 폼팩터 축소는 그림 7과 같이 컨트롤러 칩 면적뿐 아니라 채널 수와도 연관이 있는데, (b) 채널 수는 변경 없이 칩 면적만 감소되는 경우 입출력 핀 수에는 변함이 없어 폼팩터를 감소시키는 것에는 한계가 있으나 (c) 칩 면적과 함께 채널 수가 절반으로 감소하게 되면 입출력 핀 수도 채널 수에 비례하여 감소하게 되어 단순히 칩 면적만 감소된 경우보다 폼팩터를 30%정도 더 축소시키는 것이 가능하다. 이러한 컨트롤러 최적화 설계는 DRAM과 Host 인터페이스, NAND 플래시 대역폭에 따른 채널 수를 결정하고 싱글 패키지 SSD의 경우 성능에 영향을 주지 않는 패키지 내부의 불필요한 공간을 최소화함으로써 성능을 고려한 컨트롤러 최적화 설계를 가능하게 하여 폼팩터를 최소화하는 것이 가능하다.
이에 본 논문에서는 Host와 플래시 인터페이스를 포함한 전체 인터페이스 대역폭의 합이 DRAM 버퍼 대역폭과 동일한 수준이 되도록 플래시 채널 수를 최적화하여 대역폭 차이에 따른 성능 저하 문제를 해결하고 입출력 핀 수를 최소화할 수 있었다. 또한 인터페이스 FIFO 버퍼 사이즈는 이중 버퍼가 아닌 버스트 데이터 크기 수준으로 감소시켜 동일한 성능을 유지하면서도 컨트롤러 칩면적을 최소화할 수 있었다. 제안한 방법을 적용하여 실험한 결과, 600MByte/s의 SATA3 Host 인터페이스 규격을 지원하고 개발 중인 200Mbps NAND 플래시를 채용하게 되면 기존의 이중 버퍼를 채용한 10채널 지원 SSD 컨트롤러를 그대로 적용하는 대신에 채널 수는 5채널로 축소하고 채널당 FIFO 버퍼 사이즈는 최적화하여 동일한 성능을 유지하면서도 버퍼 블록 사이즈를 73%정도 축소시키는 것이 가능하였다.
또한 인터페이스 FIFO 버퍼 사이즈는 이중 버퍼가 아닌 버스트 데이터 크기 수준으로 감소시켜 동일한 성능을 유지하면서도 컨트롤러 칩면적을 최소화할 수 있었다. 제안한 방법을 적용하여 실험한 결과, 600MByte/s의 SATA3 Host 인터페이스 규격을 지원하고 개발 중인 200Mbps NAND 플래시를 채용하게 되면 기존의 이중 버퍼를 채용한 10채널 지원 SSD 컨트롤러를 그대로 적용하는 대신에 채널 수는 5채널로 축소하고 채널당 FIFO 버퍼 사이즈는 최적화하여 동일한 성능을 유지하면서도 버퍼 블록 사이즈를 73%정도 축소시키는 것이 가능하였다. 이는 전체 칩 면적으로 대략 40%정도 축소 가능할 것으로 예상되며 제안한 방법을 적용한 컨트롤러 최적화 설계는 성능을 고려한 폼팩터 최소화를 가능하게 하고 SSD의 장점인 경박단소에도 큰 기여를 할 수 있다.
제안한 방법을 적용하여 실험한 결과, 600MByte/s의 SATA3 Host 인터페이스 규격을 지원하고 개발 중인 200Mbps NAND 플래시를 채용하게 되면 기존의 이중 버퍼를 채용한 10채널 지원 SSD 컨트롤러를 그대로 적용하는 대신에 채널 수는 5채널로 축소하고 채널당 FIFO 버퍼 사이즈는 최적화하여 동일한 성능을 유지하면서도 버퍼 블록 사이즈를 73%정도 축소시키는 것이 가능하였다. 이는 전체 칩 면적으로 대략 40%정도 축소 가능할 것으로 예상되며 제안한 방법을 적용한 컨트롤러 최적화 설계는 성능을 고려한 폼팩터 최소화를 가능하게 하고 SSD의 장점인 경박단소에도 큰 기여를 할 수 있다.
후속연구
300MByte/s의 SATA2 Host 인터페이스 규격을 지원하고 40Mbps NAND 플래시를 채용하고 있는 SSD의 경우 현재 성능 향상을 위해 10채널 또는 16채널로 구성되고 있으나, 향후 600MByte/s의 SATA3 Host 인터페이스 규격을 지원하고 개발 중인 200Mbps NAND 플래시를 채용하게 되면 식 (3)에 의해 5채널인 경우에 성능이 최적화되어 기존의 10채널 또는 16채널 지원하는 컨트롤러를 그대로 적용하는 대신 5채널로 최적화된 컨트롤러를 적용하는 것이 가능하다. 또한 인터페이스 FIFO 버퍼 사이즈는 이중 버퍼 적용시의 256Byte에서 식 (4)에 의해 버스트 데이터 크기 수준인 144Byte로 축소시키는 것이 가능하다.
질의응답
핵심어
질문
논문에서 추출한 답변
플래시 메모리의 특징은 무엇인가?
플래시 메모리는 빠른 처리 속도, 비휘발성, 저전력, 강한 내구성으로 인해 최근 다방면에서 활용되는 비중이 점점 커지고 있고, 최근 비트 당 가격이 저렴해지면서 NAND 플래시 기반의 SSD (Solid State Disk)가 기존 기계적 메커니즘의 HDD(Hard Disk Drive)를 대체할 새로운 저장 장치로 주목받고 있다. 특히 모바일 기기에 적용되는 싱글 패키지 SSD 제품의 경우 병렬 처리를 통한 성능 향상을 위해 채널 수를 증가시키면 NAND 플래시 컨트롤러의 면적과 입출력 핀 수가 채널 수 증가에 따라 증가하여 폼팩터 (form factor)에 직접적인 영향을 주게 된다.
SSD는 HDD와는 어떻게 다른가?
플래시 메모리는 빠른 처리 속도, 비휘발성, 저전력, 강한 내구성으로 인해 최근 다방면에서 활용되는 비중이 점점 커지고 있고, 특히 여러 개의 NAND 플래시 칩과 제어장치로 구성된 SSD[1]는 동일한 인터페이스 규격일지라도 내부 동작 속도 차이로 인해 전송 속도 면에서 HDD보다 성능이 뛰어나 향후 HDD를 대체할 차세대 저장 장치로 주목받고 있다. 기계적 메커니즘의 HDD와 달리 SSD는 플래시 메모리를 사용하여 데이터를 저장하는 전기적 장치로서 이미 넷북과 태블릿PC 등 모바일 기기에 적용되고 있으며, 최근 출시된 Sandisk사 iSSD[2]의 경우에는 MCP (Multi-Chip Package)[3]의 형태로 16 × 20 × 1.85 (㎜)로 우표 정도 크기에 64GB의 저장 용량을 갖고 있다.
SSD는 성능을 향상시키기 위한 방법으로 채널 수만 증가했을때 어떤 문제가 생기는가?
SSD는 성능을 향상시키기 위한 방법으로 멀티채널구조와 이중 버퍼[4]를 적용하고 있는데, 병렬 처리를 통한 성능 향상을 위해 채널 수를 8채널에서 10채널, 16 채널로 증가시키면 채널 당 필요한 NAND 플래시 입출력 핀, 컨트롤 신호 핀, 파워, 그라운드 핀 등의 증가로 컨트롤러의 입출력 핀 수가 증가하게 되고 NAND 플래시 컨트롤러의 면적도 증가하게 된다. 만일 컨트롤러 면적은 증가하지 않고 채널 수만 증가시킬 수 있다고 해도 채널 수 증가에 따라 입출력 핀 수는 증가할 수밖에 없고 칩과 PCB 연결을 위한 wire간 간섭 문제, PCB 회로 패턴 공정, PCB상 신호 간섭 문제 등으로 내부 연결 공간 (Interconnecting Area)이 증가하게 된다. 그림 2와 같이 8채널에서 16채널로 증가하는 경우 입출력 핀수는 대략 500개에서 1000개 수준으로 두 배정도 증가하고 내부 연결 공간은 기존 대비 30% 이상이 더 요구되어 채널 수 증가는 폼팩터에 직접적인 영향을 주게 된다.
J. U. Kang, J. S. Kim, C. Park, H. Park, and J. Lee, "A multi-channel architecture for high-performance NAND flash-based storage system", Journal of Systems Architecture, vol. 53, no. 9, pp. 644-658, 2007.
H. Shim, B. K. Seo, J. S. Kim, S. Maeng, "An adaptive partitioning scheme for DRAM-based cache in Solid State Drives", IEEE 26th Symposium on Mass Storage Systems and Technologies, pp.1-12, 2010.
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