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문제 정의
- 본 논문에서는 SSD의 성능향상을 위하여 DRAM에서 병목 현상이 발생할 때의 지연시간을 최대한 줄이기 위한 방법으로 모니터링 기법을 통한 가변적인 DRAM 데이터 버스트 처리방법과, FEC 패리티/CRC 데이터를 매 섹터가 아닌 낸드 플래시의 페이지 단위로 한꺼번에 DRAM과 접근할 수 있는 방법을 제안한다.
- 본 논문은 SSD의 DRAM 인터페이스 구조를 통해서 전송 데이터의 효율적인 접근 방법을 제시하고 최종적으로 전체 시스템의 성능향상을 위한 데이터 처리 기법을 제안하였다. 사용자와 메타 데이터의 전송시간이 지연되어 대기 시간이 증가하는 경우에 가변적인 버스트 크기를 이용하여 DRAM에 접근하는 대기 시간을 줄임으로써 성능을 향상시킬 수 있었고, FEC 패리티/CRC 데이터를 위해서는 낸드 메모리의 특성을 이용하여 기존의 매 섹터마다 전송이 아닌 페이지 단위로 전송하여 DRAM 인터페이스에서 발생하는 지연시간을 줄일 수 있었다.
- 본 논문은 SSD의 DRAM 인터페이스 구조를 통해서 전송 데이터의 효율적인 접근 방법을 제시하고 최종적으로 전체 시스템의 성능향상을 위한 데이터 처리 기법을 제안한다. 논문은 다음과 같이 구성된다.
가설 설정
- 그림 10은 버스트 크기 최적화와 페이지 단위의 FEC 패리티/CRC 동작을 동시에 적용시킨 경우이다. 메타데이터는 평균적으로 DRAM을 한번 읽고 한번 쓰는 것으로 가정하였고, 16채널 모두 한 페이지를 낸드에 쓰기와 읽기 수행 후 평균시간을 측정하였다. 적용 전에는 16번 채널, 적용 후에는 2번 채널에서 수행시간이 오래 소요되었고, 이 두 채널을 비교해 본 결과 50.
- 사용자 데이터의 성능을 측정하기 위하여 실험에서는 128바이트 버스트의 이중 버퍼인 256바이트 FIFO 크기에서 낸드 플래시 16채널을 사용하였을 때를 가정하였다. 위 실험에서는 16채널 모두 한 페이지(8섹터)를 낸드에 쓰기와 읽기 전송 후의 평균시간을 비교하였다.
- 호스트는 SATAⅢ(대역폭은 600MByte/s)가 적용되었고 DRAM 인터페이스를 위해 순차데이터를 32비트의 병렬데이터로 가정하였다. 호스트 주파수를 150MHz로 하여 150MHz × 4Byte = 600MByte/s 로 대역폭을 맞추었고, 호스트 버퍼 컨트롤러에서 지연이 발생하는 경우에는 데이터가 전송되지 않도록 제어하였다.
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