[논문]SSD 스토리지 시스템을 위한 효율적인 DRAM 버퍼 액세스 스케줄링 기법

박준수; 황용중; 한태희

[국내논문] SSD 스토리지 시스템을 위한 효율적인 DRAM 버퍼 액세스 스케줄링 기법
Efficient DRAM Buffer Access Scheduling Techniques for SSD Storage System 원문보기

電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체, v.48 no.7 = no.409, 2011년, pp.48 - 56

박준수 (성균관대학교 정보통신공학부) , 황용중 (성균관대학교 정보통신공학부) , 한태희 (성균관대학교 정보통신공학부)

초록
AI-Helper

최근 NAND 플래시 메모리를 이용한 새로운 저장매체인 SSD(Solid State Disk)가 모바일 기기를 중심으로 HDD(Hard Disk Drive)를 대체하면서 가격대비 성능을 향상시키려는 연구가 다양한 접근 방식을 통해 진행 중이다. 병렬처리를 통한 NAND 플래시 대역폭 향상을 위해 채널수를 확장하면서 호스트(PC)와 NAND 플래시 간의 버퍼 캐시의 역할을 하는 DRAM 버퍼가 SSD 성능 개선의 bottleneck으로 작용하게 되었다. 이 문제를 해소하기 위해 본 논문에서는 DRAM Multi-bank를 활용한 스케줄링 기법을 통해 DRAM 버퍼 대역폭을 개선함으로써 저비용으로 SSD의 성능을 향상시키는 효과적인 방안을 제안한다. 호스트와 NAND 플래시 다중 채널이 동시에 DRAM 버퍼의 접근을 요청하는 경우, 이들의 목적지를 확인하여 DRAM 특성을 고려한 스케줄링 기법을 적용함으로써 bank 활성화 시간과 row latency에 대한 overhead를 감소시키고 결과적으로 DRAM 버퍼 대역폭 활용을 최적화할 수 있다. 제안한 기법을 적용하여 실험한 결과, 무시할만한 수준의 하드웨어 변경 및 증가만으로 기존의 SSD 시스템과 비교하여 SSD의 읽기 성능은 최대 47.4%, 쓰기 성능은 최대 47.7% 향상됨을 확인하였다.

Abstract ▼ AI-Helper

Recently, new storage device SSD(Solid State Disk) based on NAND flash memory is gradually replacing HDD(Hard Disk Drive) in mobile device and thus a variety of research efforts are going on to find the cost-effective ways of performance improvement. By increasing the NAND flash channels in order to enhance the bandwidth through parallel processing, DRAM buffer which acts as a buffer cache between host(PC) and NAND flash has become the bottleneck point. To resolve this problem, this paper proposes an efficient low-cost scheme to increase SSD performance by improving DRAM buffer bandwidth through scheduling techniques which utilize DRAM multi-banks. When both host and NAND flash multi-channels request access to DRAM buffer concurrently, the proposed technique checks their destination and then schedules appropriately considering properties of DRAMs. It can reduce overheads of bank active time and row latency significantly and thus optimizes DRAM buffer bandwidth utilization. The result reveals that the proposed technique improves the SSD performance by 47.4% in read and 47.7% in write operation respectively compared to conventional methods with negligible changes and increases in the hardware.

Keyword

AI 본문요약
AI-Helper

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문제 정의

이를 해소하기 위해 고속 DRAM 버퍼를 사용할 수 있지만 이러한 해결책은 그에 따른 비용이 상승한다는 단점이 있다. 그러므로 본 논문에서는 DRAM 버퍼의 대역폭을 효율적으로 사용하면서도 저비용으로 성능을 개선할 수 있는 DRAM 버퍼 스케줄링 기법에 초점을 맞추어 연구를 진행하였다.
본 논문에서는 SSD내의 DRAM 버퍼에 접근하는 장치로부터 발생하는 읽기 혹은 쓰기 요청들을 DRAM 의 Multi-bank 기능을 활용하여 효율적으로 스케줄링하는 방안을 제안한다. 각 장치들이 요청을 하는 경우 접근하려는 DRAM 버퍼의 bank를 확인 후 bank 활성화 시간, RAS(Row Address Strobe)와 CAS(Column Address Strobe) 지연 시간에 대한 overhead를 줄일 수 있도록 DRAM 버퍼 액세스 요청 순서를 스케줄링 함으로써, DRAM 버퍼의 대역폭 사용을 최적화 할 수 있다.
본 논문에서는 소프트웨어적인 개선 방법과 결합이 가능하며 기존의 연구에 비해 저비용으로 SSD의 성능을 개선하기 위해 DRAM 버퍼 대역폭을 효율적으로 활용할 수 있는 DRAM 버퍼 액세스 스케줄링 기법을 제안한다.
본 논문에서는 DRAM의 Multi-bank 기능을 활용하여 DRAM 버퍼의 대역폭을 효율적으로 활용할 수 있는 스케줄링 기법을 제안한다.
그러나 특정 bank에 연속으로 접근 하지 않는 경우, bank 활성화와 주소로의 접근 과정을 병렬적으로 처리할 수 있기 때문에 이러한 지연 시간을 줄일 수 있게 된다. 본 논문에서는 이러한 DRAM의 Multi-bank 기능을 이용해 효율적으로 대역폭을 활용하는 스케줄링 기법을 SSD 내부에 있는 Arbiter를 통해 구현하려고 한다.
본 논문에서는 비용 효율적인 방법을 통해 SSD 성능을 향상 시키는 연구의 일환으로 SSD내의 DRAM 버퍼의 대역폭을 효율적으로 사용하는 스케줄링 기법을 제안하였다. 각 마스터들의 요청 시, 이들이 가진 bank 주소를 확인하고, 연속으로 특정 bank의 접근을 피하여 DRAM Multi-bank를 활용할 수 있게 하였다.

가설 설정

전송하는 데이터의 양은 2 섹터인 1024 바이트로 하였고, 전송 시 버스트 사이즈는 128 바이트로 고정하였다. 스케줄링 방식에 상관없이 호스트 인터페이스는 가장 높은 우선순위를 가지며 DRAM 버퍼에 요청하는 경우에 항상 hit한다고 가정한다. 성능 측정은 DRAM 버퍼에 접근을 요청하는 모든 채널이 읽기/쓰기 명령을 보내는 시점부터 요청한 모든 데이터의 전송이 완료 할 때 까지 걸리는 시간을 데이터 전송 시간이라 정의하고 측정을 하였다.

제안 방법

본 논문에서 제안하는 기법은 DRAM의 Multi-bank 기능을 활용해 bank 활성화, RAS 와 CAS 지연 시간을 줄이는 것이다. 제안하는 기법을 설명하기에 앞서 그림 3의 SDRAM의 상태도를 통해 SDRAM이 읽기/쓰기 상태에서 데이터 전송을 마친 후 다시 읽기나 쓰기 상태로 오기 위해 필요한 지연 시간을 설명한다.
두 개 이상의 마스터들이 동시에 읽기 또는 쓰기 요청을 하는 경우 Arbiter에서 이러한 마스터들의 요청을 중재하여 접근 요청 순서를 조정하게 된다. 본 논문에서 제안하는 DRAM 버퍼 스케줄링 기법은 연속으로 같은 bank에 접근하는 것을 방지하기 위해 동시에 Arbiter에 들어온 요청을 DRAM 버퍼의 다른 bank에 접근하여 처리하도록 순서를 조정한다.
초기에는 Round-Robin 방식에 따라서 CH 1, CH 2, CH 3로 접근 순서를 정한다. 그리고 연속으로 DRAM 버퍼의 같은 bank에 접근을 줄이기 위해 Arbiter는 CH 1(bank addr 0), CH 3(bank addr 1), CH 2(bank addr 0)로 재조정하여 각 요청이 요구하는 DRAM 버퍼로의 접근을 병렬적으로 처리하도록 한다.
제안하는 스케줄링 기법의 순서도는 그림 6과 같다. 병렬적인 처리를 위해서 각 채널에서 요청하는 bank 주소를 확인한 후, DRAM 버퍼의 특정 bank에 연속으로 접근을 하지 않도록 순서를 재조정한다. 제안하는 스케줄링 기법에서는 1 개의 채널에서 데이터가 전송되는 동안 Arbiter에서 다음 접근 권한의 순서를 조정하게 되므로, 중재로 인한 추가 지연 시간은 발생하지 않게 된다.
병렬적인 처리를 위해서 각 채널에서 요청하는 bank 주소를 확인한 후, DRAM 버퍼의 특정 bank에 연속으로 접근을 하지 않도록 순서를 재조정한다. 제안하는 스케줄링 기법에서는 1 개의 채널에서 데이터가 전송되는 동안 Arbiter에서 다음 접근 권한의 순서를 조정하게 되므로, 중재로 인한 추가 지연 시간은 발생하지 않게 된다. 접근 권한을 받은 채널과 DRAM 버퍼 간의 데이터 전송을 할 때, Arbiter는 데이터 전송이 완료되기 전의 일정 시간(T_activate) 동안 다음 접근 권한을 획득하는 채널의 주소와 Burstreq 신호를 DRAM 컨트롤러로 전송한다.
제안하는 스케줄링 기법을 사용하는 SSD 컨트롤러를 Verilog HDL로 모델링하고, Mentor Graphics사의 ModelSimXE III 6.3c - Custom Xilinx 버전으로 시뮬레이션을 하였다. 또한 제안하는 스케줄링 기법을 사용하는 Arbiter와 기존의 스케줄링 기법을 사용하는 Arbiter 면적을 비교하기 위해 동부하이텍 130nm 라이브러리로 합성을 해서 결과를 얻었다.
3c - Custom Xilinx 버전으로 시뮬레이션을 하였다. 또한 제안하는 스케줄링 기법을 사용하는 Arbiter와 기존의 스케줄링 기법을 사용하는 Arbiter 면적을 비교하기 위해 동부하이텍 130nm 라이브러리로 합성을 해서 결과를 얻었다.
DDR2 SDRAM(K4T51083QG-HCCC)의 동작 클럭 주파수는 100MHz이다. NAND 플래시는 현재 표준 스펙인 133MByte/s에서 200MByte/s로 대역폭을 증가시키고 NAND 플래시의 채널은 16개로 시뮬레이션을 진행하였다. 실제 SSD에서는 DDR2 SDRAM에서 대역폭 133MByte/s인 NAND 플래시 8 채널을 사용하기 때문에 대역폭이 부족한 상황이 발생하지 않는다.
실제 SSD에서는 DDR2 SDRAM에서 대역폭 133MByte/s인 NAND 플래시 8 채널을 사용하기 때문에 대역폭이 부족한 상황이 발생하지 않는다. 그러므로 NAND 플래시 성능의 개선이나 플래시 채널의 확장으로 인한 DRAM 버퍼의 대역폭이 부족한 상황에서 실험하기 위해 NAND 플래시의 대역폭은 높이고 채널의 수를 증가시켜 실험을 하였다.
각 스케줄링 기법 사이의 정확한 성능 비교를 위해 동일한 조건을 정하였다. 전송하는 데이터의 양은 2 섹터인 1024 바이트로 하였고, 전송 시 버스트 사이즈는 128 바이트로 고정하였다.
성능 측정은 DRAM 버퍼에 접근을 요청하는 모든 채널이 읽기/쓰기 명령을 보내는 시점부터 요청한 모든 데이터의 전송이 완료 할 때 까지 걸리는 시간을 데이터 전송 시간이라 정의하고 측정을 하였다. 기존의 스케줄링 기법인 Fixed Priority와 Round-Robin과의 데이터 전송 시간을 비교 분석하였다. TDM+Round-Robin의 경우, 본 논문 2장에서 설명한대로 2단계 중재로 인한 추가 지연 시간을 소모해 다른 방식에 비해 성능이 떨어져 실험에서 제외하였다.
본 논문에서는 비용 효율적인 방법을 통해 SSD 성능을 향상 시키는 연구의 일환으로 SSD내의 DRAM 버퍼의 대역폭을 효율적으로 사용하는 스케줄링 기법을 제안하였다. 각 마스터들의 요청 시, 이들이 가진 bank 주소를 확인하고, 연속으로 특정 bank의 접근을 피하여 DRAM Multi-bank를 활용할 수 있게 하였다. 이를 이용해서 bank 활성화를 위한 시간과 RAS와 CAS로 생기는 지연 시간을 줄여 DRAM 버퍼 대역폭의 효율적인 활용이 가능하게 되었다.

대상 데이터

SSD의 내부에는 그림 4의 블록도와 같이 각 마스터가 DRAM 버퍼에 접근하는 것을 중재하기 위한 Arbiter가 존재한다. 마스터는 호스트 버퍼 컨트롤러와 각 채널별로 존재하는 NAND 플래시 버퍼 컨트롤러이다. 두 개 이상의 마스터들이 동시에 읽기 또는 쓰기 요청을 하는 경우 Arbiter에서 이러한 마스터들의 요청을 중재하여 접근 요청 순서를 조정하게 된다.
본 논문에서 모델링에 사용된 삼성전자의 DDR2-400 SDRAM(K4T51083QG-HCCC)은 용량은 64 MByte이며, 대역폭은 3200 MByte/s로 지연 시간 계산에 필요한 파라미터 값은 표 1과 같다. 이를 기준으로 DRAM의 읽기 동작에서 기존의 스케줄링 기법과 제안하는 스케줄링 기법을 비교한 그림 7의 타이밍도에 대해 설명한다.
각 스케줄링 기법 사이의 정확한 성능 비교를 위해 동일한 조건을 정하였다. 전송하는 데이터의 양은 2 섹터인 1024 바이트로 하였고, 전송 시 버스트 사이즈는 128 바이트로 고정하였다. 스케줄링 방식에 상관없이 호스트 인터페이스는 가장 높은 우선순위를 가지며 DRAM 버퍼에 요청하는 경우에 항상 hit한다고 가정한다.

성능/효과

본 논문에서는 SSD내의 DRAM 버퍼에 접근하는 장치로부터 발생하는 읽기 혹은 쓰기 요청들을 DRAM 의 Multi-bank 기능을 활용하여 효율적으로 스케줄링하는 방안을 제안한다. 각 장치들이 요청을 하는 경우 접근하려는 DRAM 버퍼의 bank를 확인 후 bank 활성화 시간, RAS(Row Address Strobe)와 CAS(Column Address Strobe) 지연 시간에 대한 overhead를 줄일 수 있도록 DRAM 버퍼 액세스 요청 순서를 스케줄링 함으로써, DRAM 버퍼의 대역폭 사용을 최적화 할 수 있다.
즉 기존의 스케줄링 기법에서 DRAM 버퍼가 데이터를 전송 시 지연 시간이 9 cycle이고, 역으로 DRAM에서 데이터를 수신하는 경우는 6 cycle이다. 제안하는 스케줄링 기법은 이러한 지연시간을 줄임으로써 성능 개선의 효과를 얻게 된다. 제안하는 스케줄링 방식은 16개의 채널에서 8개의 DRAM bank를 모두 사용할 때, 가장 좋은 성능을 보여준다.
제안하는 스케줄링 기법은 이러한 지연시간을 줄임으로써 성능 개선의 효과를 얻게 된다. 제안하는 스케줄링 방식은 16개의 채널에서 8개의 DRAM bank를 모두 사용할 때, 가장 좋은 성능을 보여준다. 반면에 플래시 채널에서 사용하는 bank 수가 적을수록 데이터 전송 시간이 느리다.
소수의 NAND 플래시 채널이 동시에 요청할 때에는 기존의 스케줄링 방식에 비해 성능향상 면에서 별 차이가 없다. 그러나 기존의 스케줄링 기법에 비해 제안하는 스케줄링 기법은 데이터 전송 완료 후 다음 데이터 전송 시작까지 더 적은 지연 시간이 소모되기 때문에 동시에 요청하는 NAND 플래시 채널수의 증가에 따라 더 높은 성능 향상을 보인다. 동시에 요청하는 NAND 플래시 채널의 수가 16개인 경우, 제안하는 방식은 Fixed Priority와 Round Robin 방식에 비해 읽기 성능 면에서는 각각 47.
그러나 기존의 스케줄링 기법에 비해 제안하는 스케줄링 기법은 데이터 전송 완료 후 다음 데이터 전송 시작까지 더 적은 지연 시간이 소모되기 때문에 동시에 요청하는 NAND 플래시 채널수의 증가에 따라 더 높은 성능 향상을 보인다. 동시에 요청하는 NAND 플래시 채널의 수가 16개인 경우, 제안하는 방식은 Fixed Priority와 Round Robin 방식에 비해 읽기 성능 면에서는 각각 47.4%와 41.2%의 성능 향상을 보이며, 쓰기 성능 면에서는 47.7%와 41.3%의 성능 개선을 확인할 수 있었다.
표 2는 동부하이텍 130nm 공정을 통해서 합성을 한 후에 기존의 스케줄링 방식을 가진 Arbiter와 제안한 스케줄링 방식을 가지는 Arbiter의 사이즈를 측정한 값이다. Fixed Priority 방식에 비해서는 7%가, Round-Robin 방식에 비해서는 3%가 커지는 것으로 나타났다. 그러나 SSD 컨트롤러의 로직 게이트 수가 약 500만개 이상인 것을 감안하면 칩 내에서 제안하는 DRAM 버퍼 액세스 스케줄링 방식을 가진 Arbiter에 의한 면적의 증가는 0.
Fixed Priority 방식에 비해서는 7%가, Round-Robin 방식에 비해서는 3%가 커지는 것으로 나타났다. 그러나 SSD 컨트롤러의 로직 게이트 수가 약 500만개 이상인 것을 감안하면 칩 내에서 제안하는 DRAM 버퍼 액세스 스케줄링 방식을 가진 Arbiter에 의한 면적의 증가는 0.01%로 무시할만한 수준이다.
각 마스터들의 요청 시, 이들이 가진 bank 주소를 확인하고, 연속으로 특정 bank의 접근을 피하여 DRAM Multi-bank를 활용할 수 있게 하였다. 이를 이용해서 bank 활성화를 위한 시간과 RAS와 CAS로 생기는 지연 시간을 줄여 DRAM 버퍼 대역폭의 효율적인 활용이 가능하게 되었다. 제안하는 스케줄링 방식을 가지는 Arbiter 면적은 전체 칩에서 0.
이를 이용해서 bank 활성화를 위한 시간과 RAS와 CAS로 생기는 지연 시간을 줄여 DRAM 버퍼 대역폭의 효율적인 활용이 가능하게 되었다. 제안하는 스케줄링 방식을 가지는 Arbiter 면적은 전체 칩에서 0.01% 증가로 무시할 만한 수준이며 기존의 스케줄링 기법에 비해 SSD 읽기 및 쓰기 성능은 각각 최대 47.4% 와 47.7%의 개선됨을 확인할 수 있었다.
반면에 Fixed Priority 방식은 우선순위가 높은 마스터 간에서만 접근권한을 넘기면서 데이터의 전송이 완료되고, 결국 우선 순위가 낮은 채널만 남아서 요청을 하므로 데이터 전송을 완료하는 시간이 길어진다. 본 논문에서 제안하는 DRAM 액세스 스케줄링 방식은 접근 권한을 가진 채널의 bank 주소와 다른 bank 주소를 가진 채널이 다음 접근 권한을 가지도록 순서를 정리한 뒤에, 그 채널이 가진 주소를 미리 DRAM에 전달을 해서 bank 활성화, RAS와 CAS의 지연을 감소시켜 더 좋은 성능을 보여주게 된다. 즉 기존의 스케줄링 기법에서 DRAM 버퍼가 데이터를 전송 시 지연 시간이 9 cycle이고, 역으로 DRAM에서 데이터를 수신하는 경우는 6 cycle이다.

질의응답

핵심어	질문	논문에서 추출한 답변
	SSD에 사용되는 DRAM 버퍼 스케줄링 기법으로는 무엇이 있는가?	SSD에 사용되는 DRAM 버퍼 스케줄링 기법으로는 Fixed-Priority 방식, Round-Robin 방식 그리고 TDM + Round-Robin 등이 있다.
	NAND 플래시 메모리의 장점은?	NAND 플래시 메모리는 기존의 하드 디스크에 비해 가격이 높은 단점에도 불구하고 빠른 처리 속도, 저전력, 강한 내구성, 무소음, 경박단소와 같은 장점으로 인해 디지털 카메라, MP3 플레이어, 스마트 폰과 같은 많은 모바일 기기의 주 저장 매체로 쓰이고 있다. 최근 용량 대비 가격이 HDD(Hard Disk Drive) 수준에 근접하면서 NAND 플래시 기반의 새로운 대용량 저장매체인 SSD(Solid State Disk) 시장이 확대되어 일부 서버급 컴퓨터 등에도 채용되는 추세이다.
	SSD의 성능을 개선을 위한 연구는 어떤 접근 방식을 통해 진행되어 왔는가?	- 빠르고 내구성이 좋은 SLC(Single-Level Cell)와 저비용으로 대용량 저장 장치를 구성할 수 있는 MLC(Multi-Level Cell)의 장점을 혼합한 SSD 성능 개선.[6] - 페이지 단위의 쓰기만 가능한 NAND 플래시는 크기가 작은 데이터를 갱신할 때 overhead가 발생하므로, 이를 줄이기 위해 바이트 단위의 쓰기가 가능한 FRAM(Ferroelectric Random Access Memory)과 같은 차세대 메모리를 일부 혼합하여 이용하는 방안[7] - 소프트웨어적으로 매핑 정보의 적중률에 따라 매핑 정보의 크기를 동적으로 변경하여 기존의 매핑 기법에 비해 매핑 테이블의 크기를 감소시키고 성능 향상을 꾀하는 방법[8]

참고문헌 (9)

http://www.segate.com/www/en-us/support/before_you_buy/speed_considerations
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J. Ryu and C. Park, "Analysis of Embedded Software Design Affecting SSD Performance", Journal of KIISE, vol.27, no.5, pp.58-68, May 2009.
http://www.samsung.com/global/business/semiconuctor/products/flash/Products_Toggle_DDR_NANDFlash.html
H. Zheng, J. Lin, Z. Zhang and Z. Zhu, "Decoupled DIMM: building high-bandwidth memory system using low-speed DRAM devices", 36th annual international symposium on Computer architecture, pp.255-266, June 2009.
L. Chang, "Hybrid solid-state disks: Combining heterogeneous NAND flash in large SSDs", Asia and South Pacific Design Automation Conference ASPDAC 2008, pp.428-433, March 2008.
J. H. Yoon, E. H. Nam, Y. J. Seong, H. Kim, S. L. Min and Y. Cho, "A High Performance Flash Memory Solid State Disk", Journal of KIISE, Vol.14, No.4, pp.378-388, June 2008.
B. Ha, H. Cho and Y. I. Eom, "WADPM : Workload-Aware Dynamic Page-level Mapping Scheme for SSD based on NAND Flash Memory", Journal of KIISE, Vol.37, No.4, pp.215-225, August 2010.
K. Lahiri, A. Raghunathan and G. Lakshminarayana, "The LOTTERYBUS on-chip communication architecture", VLSI(Very Large Scale Integration) Systems, Vol.14, No.6, pp.596-608, June 2006.

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표제어: PCR

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용어 설명: PCR은 세균 특이성이 있는 primer를 이용하여 적은 수의 세균이 있을지라도 쉽게 검출할 수 있는 유용한 방법이며, 이를 이용하여 구강 내 치면세균막이나 타액에서 직접 세균을 검출할 수 있게 되었다[8].

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