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NTIS 바로가기한국세라믹학회지 = Journal of the Korean Ceramic Society, v.49 no.6, 2012년, pp.631 - 636
Conventional SONOS (poly-silicon/oxide/nitride/oxide/silicon) type memory is associated with a retention issue due to the continuous demand for scaled-down devices. In this study,
* AI 자동 식별 결과로 적합하지 않은 문장이 있을 수 있으니, 이용에 유의하시기 바랍니다.
핵심어 | 질문 | 논문에서 추출한 답변 |
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이트륨 산화물의 특성은? | 이트륨 산화물(Y2O3)은 15 이상의 높은 유전 상수 값과 실리콘과의 2 eV 이상의 전도대 오프셋 (conduction band offset) 및 낮은 격자 불일치 (lattice mismatch), 열적 안정성 등의 특성으로 기존 Si3N4 전하 저장층을 대체할 것으로 기대되는 물질 중 하나이다. 이트륨 산화물 (5. | |
Si3N4와 비교했을 때 Y2O3 산화물이 erase 동작 시 전하 저장 효율을 향상시킬 수 있는 이유는? | 이트륨 산화물 (5.6 eV)은 Si3N4 (5.1 eV)에 비해 넓은 밴드갭을 가지고 있어 기판으로부터 주입된 전자의 deep trap이 가능하고 블로킹 산화물과 전하 저장층 간 장벽을 증가시켜 erase 동작 시 electron back tunneling (EBT)을 감소시켜 전하 저장 효율을 향상시킬 수 있다7,8). | |
SONOS 플래시 메모리가 FG형 낸드 플래시 메모리에 발생하는 문제를 해결할 수 있는 이유는? | 기존 floating gate (FG)형 낸드 플래시 메모리의 고집적화 한계를 극복하기 위하여 연구되고 있는 SONOS (polysilicon/oxide/nitride/oxide/silicon) 구조의 비휘발성 메모리 소자는 낮은 program 전압과 erase/write cycling에 대한 endurance, CMOS 공정과의 높은 호환성과 같은 특징으로 FG형 낸드 플래시를 대체할 수 있을 것으로 전망되고 있다. SONOS 플래시 메모리는 ONO 적층 구조로 이루어진 다중 유전막 소자로 전하가 실리콘 질화물 내의 물리적으로 불연속적으로 분포하는 트랩에 저장되므로 다결정 실리콘을 전하 저장물질로 사용하는 FG형 낸드 플래시 메모리에서 발생하던 셀 간 간섭문제나 소자의 반복 동작에 의해 생성된 터널 산화막 내 결함에 의한 전도성 path를 통한 전하의 유실을 억제할 수 있다.1,2) 터널 산화막은 실리콘 기판 위에 성장되어 기판과 실리콘 질화물 사이의 전하이동을 가능하게 하고, 이러한 전하는 게이트에 전기적 신호를 인가함으로써 P/E 동작이 이루어진다. |
Z. Tang, Y. Xia, H. Xu, J. Yin, Z. Liu, A. Li, X. Liu, F. Yan, and X. Jic, "Charge Trapping Memory Characteristics of p- Si/Ultrathin $Al_2O_3/(HfO_2)_{0.8}(Al_2O_3)_{0.2}/Al_2O_3/Metal$ Multilayer Structure," Electrochem. Solid-State Lett., 14 [2] G13-G16 (2011).
T. S. Chen, K. H. Wu, H. Chung, and C. H. Kao, "Performance Improvement of SONOS Memory by Bandgap Engineering of Charge-Trapping Layer," IEEE Electron Device Lett., 25 [4] 205-7 (2004).
H. W. You, S. M. Oh, and W. J. Cho, "Thickness Dependence of High-k Materials on the Characteristics of MAHONOS Structured Charge Trap Flash Memory," Thin Solid Films, 518 [22] 6460-4 (2010).
T. M. Pan and W. W. Yeh , "High Performance High K $Y_2O_3$ SONOS-Type Flash Memory," IEEE Trans. Electron Devices, 55 [9] 2354-60 (2008).
J. J. Chambers and G. N. Parsons, "Physical and Electrical Characterization of Ultrathin Yttrium Silicate Insulators on Silicon," J. Appl. Phys., 90 [2] 918-33 (2001).
J. Kwo, M. Hong, A. R. Kortan, K. L. Queeney, Y. J. Chabal, R. L. Opila, Jr., D. A. Muller, S. N. G. Chu, B. J. Sapjeta, T. S. Lay, J. P. Mannaerts, T. Boone, H. W. Krautter, J. J. Krajewski, A. M. Sergnt, and J. M. Rosamilia, "Properties of High K Gate Dielectrics $Gd_2O_3$ and $Y_2O_3$ for Si," J. Appl. Phys., 89 [7] 3920-27 (2001).
S. K. Sung, I. H. Park, C. J. Lee, Y. K. Lee, J. D. Lee, B. G. Park, S. D. Chae, and C. W. Kim, "Fabrication and Program/ Erase Characteristics of 30-nm SONOS Nonvolatile Memory Devices," IEEE Trans. Nanotechnol., 2 [4] 258-64 (2003).
Y. N. Yeo, Y. Q. Wang, S. K. Samanta, W. J. Yoo, G. Samudra, D. Gao, and C. C. Chong, "Simulation of Trapping Properties of High k Material as the Charge Storage," Thin Solid Films, 504 [1] 209-12 (2006).
W. C. Wang, M. Badylevich, V. V. Afanas'ev, A. Stesmans, C. Adelmann, S. V. Elshocht, J. A. Kittl, M. Lukosius, C. Walczyk, and C. Wenger "Injection and Trapping of Electrons in $Y_2O_3$ Layers on Si," IOP Conf. Ser.: Mater. Sci. Eng., 8 012028 (2010).
T. M. Pan and W. W. Yeh, "A High-k $Y_2O_3$ Charge Trapping Layer for Nonvolatile Memory Application," Appl. Phys. Lett., 92 173506 (2008).
M. T. Wu, H. T. Lue, K. Y. Hsieh, R. Liu, and C. Y. Lu, "Study of the Band-to-Band Tunneling Hot-Electron (BBHE) Programming Characteristics of p-Channel Bandgap-Engineered SONOS (BE-SONOS)," IEEE Trans. Electron Devices, 54 [4] 699-706 (2007)
J. Robertson, "High Dielectric Constant Gate Oxides for Metal Oxide Si Transistors," Rep. Prog. Phys., 69 [2] 327-96 (2006)
P. Samanta, T. Y. Man, A. C. K. Chan, Q. Zhang, C. Zhu, and M. Chan, "Experimental Evidence of Two Conduction Mechanisms for Direct Tunnelling Stress-induced Leakage Current Through Ultrathin Silicon Dioxide Gate Dielectrics," Semicond. Sci. Technol., 21 [10] 1393-401 (2006).
International Technology Roadmap for Semiconductor (ITRS), pp. 46-47, 2011.
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