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문제 정의
- 본 연구에서는 전하포획층으로 이트륨 산화물, 블로킹 산화막으로는 알루미늄 산화물의 고유전물질 (high-k)을 사용하여 Fig. 1과 같은 에너지 밴드 구조를 가지는 Pt/Al2O3/ Y2O3/SiO2/Si 구조의 메모리 특성을 알아보고자 하였다.
- Scaling 측면에서 한계를 보이는 Si3N4대신 deep trap으로 retention 특성이 우수한 이트륨 산화물을 사용하여 터널 산화막 scaling에 따른 메모리 특성을 알아보았다. 블로킹 산화물로는 알루미늄 산화물을 이용하여 SiO2에 가해지는 전계를 강하게 함으로써 P/E 효율을 향상시키고자 하였다. 터널 산화막의 두께를 3 nm, 4 nm, 5 nm로 달리하여 C-V 측정 결과, 최대 memory window는 4 nm 터널 산화막을 사용한 시편에서 1.
제안 방법
- 3은 터널 산화막의 두께를 3 nm/4 nm/5 nm로 달리한 AYO 다층막의 program pulse 인가에 따른 문턱전압 변화를 나타낸 그래프이다. 5 V ~ 13 V, 1 ms ~ 1 s까지의 인가전압과 시간에 변화를 주며 program 동작 특성을 관찰하였다. 3 nm 터널 산화막을 사용한 시편의 경우 9V부터 1 V 이상의 충분한 문턱 전압의 변화를 보였다.
- Al2O3/Y2O3/SiO2 각 박막의 두께는 ellipsometer (Gartner, L117, λ = 632.8 nm)와 200 kV 가속전압의 고분해능 투과전자현미경 (HRTEM, JEM-2100, JEOL)으로 확인하였다.
- Al2O3/Y2O3/SiO2(AYO) 다층막 구조를 제작하여 터널 산화막 두께에 따른 전기적 특성을 측정하였다. Scaling 측면에서 한계를 보이는 Si3N4대신 deep trap으로 retention 특성이 우수한 이트륨 산화물을 사용하여 터널 산화막 scaling에 따른 메모리 특성을 알아보았다.
- (AYO) 다층막 구조를 제작하여 터널 산화막 두께에 따른 전기적 특성을 측정하였다. Scaling 측면에서 한계를 보이는 Si3N4대신 deep trap으로 retention 특성이 우수한 이트륨 산화물을 사용하여 터널 산화막 scaling에 따른 메모리 특성을 알아보았다. 블로킹 산화물로는 알루미늄 산화물을 이용하여 SiO2에 가해지는 전계를 강하게 함으로써 P/E 효율을 향상시키고자 하였다.
- 실리콘 웨이퍼 표면에 존재하는 유기물 제거를 위하여 유기 용매에 dipping (TCE→Acetone→Methanol→DI water 순)하여 세척 후 10% HF 용액 처리를 하여 자연 산화막을 제거하였다. SiO2 터널 산화막 형성을 위하여 Rapid Thermal Process (RTP, ULVAC MILA 3000)를 이용하여 웨이퍼를 850℃에서 dry O2 분위기에서 산화시켰다. 터널 산화막 두께 변화에 따른 메모리 특성 분석을 위하여 산화막의 두께를 산화 시간 조절을 통하여 3 nm, 4 nm, 5 nm로 달리하였다.
- program 조건은 3 nm, 4 nm 터널 산화막을 사용한 시편의 경우 11 V 100 ms로 결정하였고, 5 nm 터널 산화막을 사용한 시편은 13 V 100 ms에서 진행하였으며, 모든 시편에 대해 erase 동작은 −13 V 1 s에서 진행하였다.
- 또한 누설전류 특성 분석을 위하여 I-V (HP 4145B) 측정을 수행하였다. 그리고 메모리 소자로서 P/E 반복에 따른 신뢰성 테스트를 위하여 104회까지 P/E cycling 수행 후 C-V 측정을 진행하였다.
- 메모리 특성 분석을 위해 semiconductor parameter analyzer (HP 4280A)를 이용하여 모든 시편에 대해 1 MHz에서 C-V 측정을 진행하였다. 또한 누설전류 특성 분석을 위하여 I-V (HP 4145B) 측정을 수행하였다. 그리고 메모리 소자로서 P/E 반복에 따른 신뢰성 테스트를 위하여 104회까지 P/E cycling 수행 후 C-V 측정을 진행하였다.
- 25 × 10−4 cm2 였다. 메모리 특성 분석을 위해 semiconductor parameter analyzer (HP 4280A)를 이용하여 모든 시편에 대해 1 MHz에서 C-V 측정을 진행하였다. 또한 누설전류 특성 분석을 위하여 I-V (HP 4145B) 측정을 수행하였다.
- 실리콘 웨이퍼 표면에 존재하는 유기물 제거를 위하여 유기 용매에 dipping (TCE→Acetone→Methanol→DI water 순)하여 세척 후 10% HF 용액 처리를 하여 자연 산화막을 제거하였다.
- SiO2 터널 산화막 형성을 위하여 Rapid Thermal Process (RTP, ULVAC MILA 3000)를 이용하여 웨이퍼를 850℃에서 dry O2 분위기에서 산화시켰다. 터널 산화막 두께 변화에 따른 메모리 특성 분석을 위하여 산화막의 두께를 산화 시간 조절을 통하여 3 nm, 4 nm, 5 nm로 달리하였다. 전하 저장층으로 사용한 이트륨 산화물 박막과 블로킹 산화막으로 사용한 알루미늄 산화물 박막은 금속유기 화학기상증착법 (MOCVD)을 사용하여 400℃, 667 Pa (5 torr)에서 증착하였고 그 두께는 각각 5 nm, 20 nm였다.
대상 데이터
- (100) n-type 실리콘 웨이퍼 (SILTRON, Korea) 위에 Al2O3/Y2O3/SiO2 (AYO) 다층막을 제작하였다. 실리콘 웨이퍼 표면에 존재하는 유기물 제거를 위하여 유기 용매에 dipping (TCE→Acetone→Methanol→DI water 순)하여 세척 후 10% HF 용액 처리를 하여 자연 산화막을 제거하였다.
- 8 nm)와 200 kV 가속전압의 고분해능 투과전자현미경 (HRTEM, JEM-2100, JEOL)으로 확인하였다. AYO 다층막의 전기적 특성 측정을 위해 캐패시터 구조 (Pt/Al2O3/Y2O3/SiO2/Si) 를 제작하였으며, 상부전극으로 사용한 백금 (Pt)은 shadow mask를 이용하여 DC magnetron sputtering으로 증착하였다. 증착된 전극의 면적은 9.
- 전하 저장층으로 사용한 이트륨 산화물 박막과 블로킹 산화막으로 사용한 알루미늄 산화물 박막은 금속유기 화학기상증착법 (MOCVD)을 사용하여 400℃, 667 Pa (5 torr)에서 증착하였고 그 두께는 각각 5 nm, 20 nm였다. Y(TMHD)3 [Tris(2,2,6,6-tetramethyl-3,5-heptanedionato) yttrium (III), Y(C11H19O2)3, Strem Chemicals INC., USA]과 Alacetylacetonate [Al(CH3COCH)3, Strem Chemicals, INC., USA]를 Y와 Al 금속의 precursor로 사용하였고, 캐리어 가스로는 질소 가스를 사용하였다. Al2O3/Y2O3/SiO2 각 박막의 두께는 ellipsometer (Gartner, L117, λ = 632.
이론/모형
- 터널 산화막 두께 변화에 따른 메모리 특성 분석을 위하여 산화막의 두께를 산화 시간 조절을 통하여 3 nm, 4 nm, 5 nm로 달리하였다. 전하 저장층으로 사용한 이트륨 산화물 박막과 블로킹 산화막으로 사용한 알루미늄 산화물 박막은 금속유기 화학기상증착법 (MOCVD)을 사용하여 400℃, 667 Pa (5 torr)에서 증착하였고 그 두께는 각각 5 nm, 20 nm였다. Y(TMHD)3 [Tris(2,2,6,6-tetramethyl-3,5-heptanedionato) yttrium (III), Y(C11H19O2)3, Strem Chemicals INC.
성능/효과
- 1에서와 같이 SiO2가 hole에는 큰 장벽으로 작용하기 때문이다. (실리콘과의 가전자대 오프셋 4.4 eV)11) 이트륨 산화물의 에너지 밴드갭은 5.6 eV 가량으로 크기 때문에 deep trap 측면에서 유리하고 이는 전하 저장 물질의 선택에 있어서 중요한 요소임을 확인하였다.
- SONOS 플래시 메모리는 ONO 적층 구조로 이루어진 다중 유전막 소자로 전하가 실리콘 질화물 내의 물리적으로 불연속적으로 분포하는 트랩에 저장되므로 다결정 실리콘을 전하 저장물질로 사용하는 FG형 낸드 플래시 메모리에서 발생하던 셀 간 간섭문제나 소자의 반복 동작에 의해 생성된 터널 산화막 내 결함에 의한 전도성 path를 통한 전하의 유실을 억제할 수 있다.1,2) 터널 산화막은 실리콘 기판 위에 성장되어 기판과 실리콘 질화물 사이의 전하이동을 가능하게 하고, 이러한 전하는 게이트에 전기적 신호를 인가함으로써 P/E 동작이 이루어진다. 실제 메모리 소자에서 빠른 P/E 동작을 위해서는 터널 산화막의 두께를 감소시켜야 한다.
- 3 V)에 비해 memory window 값이 작지만6) 3 nm, 4 nm 터널 산화막을 사용한 시편의 경우 메모리 소자로 사용하기에 충분한 값이다.9) 또한 충분한 문턱 전압값 변화를 위해서 program 동작보다 erase 동작 시 더 큰 전압과 시간이 필요함을 알 수 있었다. 이는 이트륨 산화물의 주요 트랩 에너지 레벨이 전도대로부터 4 eV 아래에 존재하여 deep trap이 이루어지기 때문이다.
- P/E cycling 테스트 결과 모든 시편에서 104 cycle까지 뚜렷한 memory window narrowing 없이 양호한 결과를 얻었는데 이는 이트륨 산화물의 트랩 레벨이 전도대로부터 깊이 형성되어 있어 retention 측면에서 우수한 특성을 보이기 때문이다. Cycling 테스트 후반 이트륨 산화물의 deep trap에 의해 문턱 전압값이 전체적으로 증가하는 경향을 보이지만 memory window를 유지하고 104 cycle까지의 상승폭이 크지 않아 동작에 영향을 주는 수준은 아니었다. 이러한 결과는 I-V 측정 결과에서도 누설전류밀도가 10−5 order 수준으로 매우 작게 나타나 메모리 소자로 사용하기에 충분하였다.
- Program 동작 시 3 nm 시편에서 더 큰 문턱 전압값의 변화를 보였음에도 불구하고 4 nm 시편에서 더 큰 memory window 값이 나온 것은 얇은 터널 산화막으로 인한 누설 전류 발생에 의한 것으로 판단된다. Program 후 retention 상태에서, 3 nm 터널 산화막 시편에서 4 nm 시편보다 더 큰 누설이 발생하기는 하였으나 그 값은 크지 않았다. 5 nm 터널 산화막을 사용한 시편에서는 최대 memory window가 0.
- 2에 나타내었다. 각 막의 두께는 약 15 nm/5 nm/4 nm 정도 임을 확인하였으며, SiO2와 Y2O3간 뚜렷한 계면이 관찰되었다.
- 다시 말해서, erase 상태에서 channel hot electron (CHE)에 의해 program된 전자의 분포가 BTBHH에 의해 생성된 hole과 완전히 일치되지 않아 전하 저장층에 음의 전하를 남겨 이와 같은 현상이 나타나게 된다6). 그러나 본 실험과 Pan의 실험에서 문턱 전압의 상승에도 불구하고 뚜렷한 memory window narrowing은 나타나지 않아 이트륨 산화물의 endurance 특성이 우수한 것으로 나타났다.
- 이러한 결과는 I-V 측정 결과에서도 누설전류밀도가 10−5 order 수준으로 매우 작게 나타나 메모리 소자로 사용하기에 충분하였다. 따라서 이트륨 산화물은 SONOS형 낸드 플래시 메모리 소자에서 retention 측면에서 한계를 보이는 Si3N4를 대체할 새로운 전하저장물질임을 확인하였고, 이때 SiO2 터널 산화막의 두께는 2011 ITRS16)에서 제시하는 3~4 nm를 만족하였다.
- 5 × 102 A/cm2 이하로14) 본 실험에서 제작한 세 가지 시편 모두 이러한 조건을 만족하였다. 본 실험에서 3 nm 두께에서도 양호한 결과를 보였는데 실제로 SiO2가 2.1 nm 이하에서는 내부 고정 양전하와 중성 트랩에 의해 누설전류가 오히려 감소한다는 연구 결과도 있어, 이트륨 산화물의 우수한 retention 특성과 함께 추가적인 scaling down의 가능성을 보였다15). 2011 ITRS16) 자료에 따르면 전하포획소자의 터널 산화막 두께를 3~4 nm 수준으로 제시하고 있는데, 본 실험에서 제시된 Al2O3/Y2O3/ SiO2 (AYO) 구조는 3 nm, 4 nm 터널 산화막 구조에서 안정적인 누설전류밀도를 보여 향후 비휘발성 메모리 소자로의 적용이 가능할 것으로 보인다.
- 이러한 결과는 I-V 측정 결과에서도 누설전류밀도가 10−5 order 수준으로 매우 작게 나타나 메모리 소자로 사용하기에 충분하였다.
- 블로킹 산화물로는 알루미늄 산화물을 이용하여 SiO2에 가해지는 전계를 강하게 함으로써 P/E 효율을 향상시키고자 하였다. 터널 산화막의 두께를 3 nm, 4 nm, 5 nm로 달리하여 C-V 측정 결과, 최대 memory window는 4 nm 터널 산화막을 사용한 시편에서 1.29 V로 나타났다. P/E cycling 테스트 결과 모든 시편에서 104 cycle까지 뚜렷한 memory window narrowing 없이 양호한 결과를 얻었는데 이는 이트륨 산화물의 트랩 레벨이 전도대로부터 깊이 형성되어 있어 retention 측면에서 우수한 특성을 보이기 때문이다.
후속연구
- 1 nm 이하에서는 내부 고정 양전하와 중성 트랩에 의해 누설전류가 오히려 감소한다는 연구 결과도 있어, 이트륨 산화물의 우수한 retention 특성과 함께 추가적인 scaling down의 가능성을 보였다15). 2011 ITRS16) 자료에 따르면 전하포획소자의 터널 산화막 두께를 3~4 nm 수준으로 제시하고 있는데, 본 실험에서 제시된 Al2O3/Y2O3/ SiO2 (AYO) 구조는 3 nm, 4 nm 터널 산화막 구조에서 안정적인 누설전류밀도를 보여 향후 비휘발성 메모리 소자로의 적용이 가능할 것으로 보인다.
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