[논문]웨이퍼 레벨 3D Integration을 위한 Ti/Cu CMP 공정 연구

김은솔; 이민재; 김성동; 김사라은경

doi:10.6117/kmeps.2012.19.3.037

초록
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Cu 본딩을 이용한 웨이퍼 레벨 적층 기술은 고밀도 DRAM 이나 고성능 Logic 소자 적층 또는 이종소자 적층의 핵심 기술로 매우 중요시 되고 있다. Cu 본딩 공정을 최적화하기 위해서는 Cu chemical mechanical polishing(CMP)공정 개발이 필수적이며, 본딩층 평탄화를 위한 중요한 핵심 기술이라 하겠다. 특히 Logic 소자 응용에서는 ultra low-k 유전체와 호환성이 좋은 Ti barrier를 선호하는데, Ti barrier는 전기화학적으로 Cu CMP 슬러리에 영향을 받는 경우가 많다. 본 연구에서는 웨이퍼 레벨 Cu 본딩 기술을 위한 Ti/Cu 배선 구조의 Cu CMP 공정 기술을 연구하였다. 다마싱(damascene) 공정으로 Cu CMP 웨이퍼 시편을 제작하였고, 두 종류의 슬러리를 비교 분석 하였다. Cu 연마율(removal rate)과 슬러리에 대한 $SiO_2$와 Ti barrier의 선택비(selectivity)를 측정하였으며, 라인 폭과 금속 패턴 밀도에 대한 Cu dishing과 oxide erosion을 평가하였다.

Abstract ▼ AI-Helper

The wafer level stacking with Cu-to-Cu bonding becomes an important technology for high density DRAM stacking, high performance logic stacking, or heterogeneous chip stacking. Cu CMP becomes one of key processes to be developed for optimized Cu bonding process. For the ultra low-k dielectrics used i...

The wafer level stacking with Cu-to-Cu bonding becomes an important technology for high density DRAM stacking, high performance logic stacking, or heterogeneous chip stacking. Cu CMP becomes one of key processes to be developed for optimized Cu bonding process. For the ultra low-k dielectrics used in the advanced logic applications, Ti barrier has been preferred due to its good compatibility with porous ultra low-K dielectrics. But since Ti is electrochemically reactive to Cu CMP slurries, it leads to a new challenge to Cu CMP. In this study Ti barrier/Cu interconnection structure has been investigated for the wafer level 3D integration. Cu CMP wafers have been fabricated by a damascene process and two types of slurry were compared. The slurry selectivity to $SiO_2$ and Ti and removal rate were measured. The effect of metal line width and metal density were evaluated.

주제어

AI 본문요약
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문제 정의

Cu 본딩 공정은 웨이퍼 레벨 3D integration 개발의 중요한 요소 기술이다. 본 연구에서는 Cu 본딩 공정을 최적화하기 위한 핵심 기술 중 하나인 Cu CMP 공정을 연구하였다. 다마싱 공정으로 테스트 웨이퍼 시편을 제작하였고, K사와 U사의 슬러리를 이용하여 Cu dishing과 oxide erosion을 분석하였다.
그 변수로서는 슬러리의 화학 조성, Cu 배선 구조의 디자인, barrier 종류, 유전체(dielectric) 종류, CMP 장비 타입, 패드 타입, 연마재(abrasive) 타입 등이 있으며,¹⁾ CMP 공정 변수들의 최적화와 슬러리 개발은 매우 중요하고 시스템적인 접근이 필요하다 하겠다. 본 연구에서는 웨이퍼 레벨 Cu 본딩 공정의 핵심기술의 하나인 Ti barrier/Cu bump의 Cu CMP 공정에 대해서 두 개 슬러리 업체(K사, U사)의 슬러리를 이용하여 기본 공정을 분석하였고, 슬러리에 대한 선택비, Cu dishing, 그리고 oxide erosion 현상을 살펴보았다.

제안 방법

본 테스트 시편은 여러가지 금속 패턴 밀도와 라인 폭(line width)을 가진 패턴 구조로 제작하였으며, Cu CMP공정 후 시편 상태를 Figure 2(b)에 예로 나타내었다. CMP 공정 후 각각의 웨이퍼는 Cu dishing과 oxide erosion을 3D Profilometry(Veeco사, Dektak 150, 미국)로 측정하였고, over-polishing 시간에 의한 분석도 진행하였다. 일반적으로 슬러리와 패드의 수명, 도금된 Cu 박막 두께, Cu 박막의 웨이퍼내(within wafer) 균일도(uniformity), 그리고 웨이퍼와 웨이퍼(wafer-to-wafer)간 균일도 등 때문에 CMP 공정의 정확한 폴리싱(polishing) 조절을 Cu CMP 폴리싱 시간을 통해서 진행하는 것은 매우 어렵다.
공정조건에 대한 선행연구는 실험계획법(factorial method)을 이용하여 진행하였으며, 3개의 입력변수로(웨이퍼 압력, 웨이퍼와 링의 압력차, 슬러리 rate) 웨이퍼내 연마율(removal rate)의 균일도를 기준으로 결정하였다. Cu 패턴 밀도와 사이즈에 의한 Cu dishing과 oxide erosion 측정을 위해서는 다마싱 패턴 구조와 동일하게 시편을 제작하여 진행하였다. 본 테스트 시편은 여러가지 금속 패턴 밀도와 라인 폭(line width)을 가진 패턴 구조로 제작하였으며, Cu CMP공정 후 시편 상태를 Figure 2(b)에 예로 나타내었다.
본 연구에서는 Cu 본딩 공정을 최적화하기 위한 핵심 기술 중 하나인 Cu CMP 공정을 연구하였다. 다마싱 공정으로 테스트 웨이퍼 시편을 제작하였고, K사와 U사의 슬러리를 이용하여 Cu dishing과 oxide erosion을 분석하였다. K사 슬러리가 U사 슬러리보다 Cu dishing은 약 두 배정도 좋았으나, oxide erosion은 더 나쁘게 나타났다.
본 연구에서는 one-step CMP 공정을 이용하여 Cu CMP를 진행하였고 10 µm 라인 폭에서 약 30 nm의 Cu dishing을 확보하였으나, Cu 본딩을 위해서는 요구되는 약 10 nm 정도의 Cu dishing은 만족하지 못하였다.
Figure 1은 Cu CMP 공정 순서의 도식도이다. 우선 슬러리에 대한 Cu/SiO₂, Cu/Ti barrier의 선택비(selectivity)와 연마율(removal rate) 측정을 위해서는 8인치 웨이퍼에 blanket Cu/Ti/SiO₂/Si박막 필름을 증착하여 진행하였으며, 본 실험에서 사용된 CMP 공정변수들은 Table 1에 나열하였다. 공정조건에 대한 선행연구는 실험계획법(factorial method)을 이용하여 진행하였으며, 3개의 입력변수로(웨이퍼 압력, 웨이퍼와 링의 압력차, 슬러리 rate) 웨이퍼내 연마율(removal rate)의 균일도를 기준으로 결정하였다.

대상 데이터

본 실험의 CMP 공정은 GnP(POLI-500, 한국)사의 장비를 이용하여 진행되었으며, 패드는 Nittahaas사의 stacked pad(IC1000/Suba400, 일본)를 사용하였고, K사와 U사의 Cu 슬러리를 이용하였다. Figure 1은 Cu CMP 공정 순서의 도식도이다.
Cu 패턴 밀도와 사이즈에 의한 Cu dishing과 oxide erosion 측정을 위해서는 다마싱 패턴 구조와 동일하게 시편을 제작하여 진행하였다. 본 테스트 시편은 여러가지 금속 패턴 밀도와 라인 폭(line width)을 가진 패턴 구조로 제작하였으며, Cu CMP공정 후 시편 상태를 Figure 2(b)에 예로 나타내었다. CMP 공정 후 각각의 웨이퍼는 Cu dishing과 oxide erosion을 3D Profilometry(Veeco사, Dektak 150, 미국)로 측정하였고, over-polishing 시간에 의한 분석도 진행하였다.

이론/모형

우선 슬러리에 대한 Cu/SiO₂, Cu/Ti barrier의 선택비(selectivity)와 연마율(removal rate) 측정을 위해서는 8인치 웨이퍼에 blanket Cu/Ti/SiO₂/Si박막 필름을 증착하여 진행하였으며, 본 실험에서 사용된 CMP 공정변수들은 Table 1에 나열하였다. 공정조건에 대한 선행연구는 실험계획법(factorial method)을 이용하여 진행하였으며, 3개의 입력변수로(웨이퍼 압력, 웨이퍼와 링의 압력차, 슬러리 rate) 웨이퍼내 연마율(removal rate)의 균일도를 기준으로 결정하였다. Cu 패턴 밀도와 사이즈에 의한 Cu dishing과 oxide erosion 측정을 위해서는 다마싱 패턴 구조와 동일하게 시편을 제작하여 진행하였다.
일반적으로 슬러리와 패드의 수명, 도금된 Cu 박막 두께, Cu 박막의 웨이퍼내(within wafer) 균일도(uniformity), 그리고 웨이퍼와 웨이퍼(wafer-to-wafer)간 균일도 등 때문에 CMP 공정의 정확한 폴리싱(polishing) 조절을 Cu CMP 폴리싱 시간을 통해서 진행하는 것은 매우 어렵다. 그래서 본 실험에서는 끝점탐지(end-point detection) 방법을 이용하여 Cu dishing과 oxide erosion을 조절하였다. Cu CMP 후 범프 단차 사진은 AFM(Veeco사, Dimension 3100, 미국)으로 측정하였고 Figure 3에 나타내었다.

성능/효과

다마싱 공정으로 테스트 웨이퍼 시편을 제작하였고, K사와 U사의 슬러리를 이용하여 Cu dishing과 oxide erosion을 분석하였다. K사 슬러리가 U사 슬러리보다 Cu dishing은 약 두 배정도 좋았으나, oxide erosion은 더 나쁘게 나타났다. 이는 K사 슬러리가 Ti나 SiO₂층에 대한 선택비가 U사 슬러리보다 매우 좋지 않기 때문이라 사료된다.
Oxide erosion은 금속 패턴 밀도가 높을수록 K 사 슬러리의 경우는 감소하였고, U사 슬러리의 경우는 큰 변화가 없었다. 금속 패턴 밀도가 낮은 10% 경우는 SiO₂ oxide의 선택비가 U사 슬러리보다 낮은 K사 슬러리가 약 4배정도 oxide erosion이 심했으나, 금속 패턴 밀도가 높은 50%의 경우를 보면 K사 슬러리의 oxide erosion이 약 20 nm로 U사와 비슷한 값을 보였다. 금속 패턴 밀도는 전체 면적에서 해당 금속이 차지하는 면적의 비율로서, 금속 패턴 밀도가 다르면 경우마다 금속층에 가해지는 국부적인 압력이 변화하기 때문에 Cu dishing이 다르게 나타나고, 연마율 또한 달라진다.
Figure 6는 금속 패턴 밀도 변화에 따른 Cu dishing과 oxide erosion에 관한 결과를 나타내고 있다. 금속 패턴 밀도가 높을수록 Cu dishing은 슬러리에 상관없이 모두 증가했으며, U사 슬러리가 K사 슬러리보다 두 배정도 크게 나타났다. Oxide erosion은 금속 패턴 밀도가 높을수록 K 사 슬러리의 경우는 감소하였고, U사 슬러리의 경우는 큰 변화가 없었다.
이는 K사 슬러리가 Ti나 SiO₂층에 대한 선택비가 U사 슬러리보다 매우 좋지 않기 때문이라 사료된다. 금속 패턴 밀도의 경우 밀도가 높을수록 Cu dishing은 슬러리에 상관없이 모두 증가했으나 oxide erosion은 선택비에 따라서 다르게 나타났으며, oxide erosion의 경우 슬러리의 선택비에 더 큰 영향을 받는 것으로 나타났다. 본 실험에서 사용된 두 개의 슬러리는 barrier금속과 SiO₂ 층의 선택비는 비교적 좋았으나, 최적화된 웨이퍼 본딩을 위해서 Cu 범프 본딩층의 Cu dishing을 최소화하는 공정 개발이 반드시 필요하겠다.
본 실험에서 K사 슬러리의 경우 Cu dishing이 10 µm 라인 폭에서 약 30 nm로 나타났으며, U사 슬러리의 경우는 Cu dishing이 약 60 nm 정도로 K사에 비교하여 두 배정도 크게 나타났다.

후속연구

One-step 공정이 공정측면에서는 좋으나, Cu CMP공정에서 dishing을 최소화 하기 위해서는 two-step 공정이 효과적일 거라고 사료된다. 먼저 Cu 범프와 Oxide에 선택비를 갖고 연마율이 높은 Cu 슬러리를 이용하여 Cu CMP 공정을 진행한 후, Cu 범프와 Oxide에 선택비가 비슷한 슬러리를 이용하여 CMP 공정을 마무리하는 two-step 공정을 연구 진행할 계획이다.
금속 패턴 밀도의 경우 밀도가 높을수록 Cu dishing은 슬러리에 상관없이 모두 증가했으나 oxide erosion은 선택비에 따라서 다르게 나타났으며, oxide erosion의 경우 슬러리의 선택비에 더 큰 영향을 받는 것으로 나타났다. 본 실험에서 사용된 두 개의 슬러리는 barrier금속과 SiO₂ 층의 선택비는 비교적 좋았으나, 최적화된 웨이퍼 본딩을 위해서 Cu 범프 본딩층의 Cu dishing을 최소화하는 공정 개발이 반드시 필요하겠다.

질의응답

핵심어	질문	논문에서 추출한 답변
	Cu CMP에 영향을 주는 변수는 무엇인가?	Cu CMP는 매우 복잡한 공정 기술로서 여러가지 변수에 영향을 받는다. 그 변수로서는 슬러리의 화학 조성, Cu 배선 구조의 디자인, barrier 종류, 유전체(dielectric) 종류, CMP 장비 타입, 패드 타입, 연마재(abrasive) 타입 등이 있다.1) 위 공정 변수들에 대한 연구가 많이 진행되어 왔으나, 배선층에 저유전율 절연막(low-k dielectric)의 사용으로 새로운 barrier재료의 연구와 함께 Cu CMP 공정 연구는 지속적으로 요구되고 있는 실정이다.
	직접회로 배선에 사용되는 구리의 장점은 무엇인가?	전자 산업의 고성능화에 맞추어 알루미늄(Al)에 비하여 낮은 저항과 electromigration(EM) 현상이 적은 구리(Cu) 는 직접회로(integrated circuit, IC) 배선(interconnection)에 특히 로직(logic) 소자에 적용되어 왔다. 구리를 IC 배선에 적용하기 위해서는 전기도금을 이용한 Cu 증착방법과 Cu 화학적 기계적 연마법(chemical mechanical polishing, CMP)을 이용한 Cu 평탄화(planarization) 공정이 필요하다.
	구리를 IC 배선에 적용하려면 어떤 공정이 필요한가?	전자 산업의 고성능화에 맞추어 알루미늄(Al)에 비하여 낮은 저항과 electromigration(EM) 현상이 적은 구리(Cu) 는 직접회로(integrated circuit, IC) 배선(interconnection)에 특히 로직(logic) 소자에 적용되어 왔다. 구리를 IC 배선에 적용하기 위해서는 전기도금을 이용한 Cu 증착방법과 Cu 화학적 기계적 연마법(chemical mechanical polishing, CMP)을 이용한 Cu 평탄화(planarization) 공정이 필요하다. Cu CMP는 매우 복잡한 공정 기술로서 여러가지 변수에 영향을 받는다.

참고문헌 (12)

Y. Ein-Eli and D. Starosvetsky, "Review on copper chemicalmechanical polishing (CMP) and post-CMP cleaning in ultra large system integrated (ULSI)-An electrochemical perspective", Electrochimica Acta, 52, 1825 (2007).

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J. Vaes, F. Sinap, J. L. Hernandez, G. Santoro, O. Nguyen and J. Wang, "CMP of a Ru based layer in an advanced Cu lowk stack", Proc. International Conference on Planarization/ CMP Technology, Oct. 25 -27 (2007).
K. Gottfried, I. Schubert, S. E. Schulz and T. Gessner, "Cu/ barrier CMP on porous low-k based interconnect schemes", Microelectronic Engineering, 83, 2218 (2006).

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박점용, 홍의관, 엄대홍, 박진구, "The effects of additives in Cu CMP slurry on polishing" Proc. 2001 KMEPS Fall Technology Symposium, 230 (2001)
W. Wu, H.-J. Wu, G. Dixit, R. Shaviv, M. Gao, T. Mountsier, G. Harm, A. Dulkin, N. Fuchigami, S. K. Kailasam, E. Klawuhn and R. H. Havemann, "Ti-based Barrier for Cu Interconnect Applications", IEEE IITC, 202 (2008).
V. Nguyen, H. VanKranenburg and P. Woerleea, "Dependency of dishing on polish time and slurry chemistry in Cu CMP", Microelectronic Engineering, 50, 403 (2000).

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C. H. Seah, G. Z. You, S. R. Wang, C. Y. Li and R. Kumar, "Impact of electroplated copper thickness on copper CMP and Cu/CoralTM BEOL integration", Microelectronic Engineering, 81, 66 (2005).

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J. M. Park, Y. Kim, S. D. Kim, J. W. Kim and Y. B. Park, "Wet Etching Characteristics of Cu Surface for Cu-Cu Pattern Direct Bonds", J. Microelectron. Packag. Soc., 19(1), 39 (2012).
Y. J. Kang, D. H. Eom, J. H. Song and J. G. Park, "The Effect of pH adjustor in Cu Slurry on Cu CMP", PacRim-CMP, 197 (2004).
S. G. Kang, Y. Kim, J. Lee, E. Kim, S. Kim and S. E. Kim, "Fabrication and Reliability of Wafer Level Cu-to-Cu Bonding for 3D Integration", IUMRS_ICA, P0807 (2011).

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