[논문]웨이퍼 레벨 Cu 본딩을 위한 Cu/SiO2 CMP 공정 연구

이민재; 김사라은경; 김성동

doi:10.6117/kmeps.2013.20.2.047

[국내논문] 웨이퍼 레벨 Cu 본딩을 위한 Cu/SiO2 CMP 공정 연구
Cu/SiO2 CMP Process for Wafer Level Cu Bonding 원문보기

마이크로전자 및 패키징 학회지 = Journal of the Microelectronics and Packaging Society, v.20 no.2, 2013년, pp.47 - 51

이민재 (서울과학기술대학교 기계시스템디자인공학과) , 김사라은경 (서울과학기술대학교 NID 융합기술대학원) , 김성동 (서울과학기술대학교 기계시스템디자인공학과)

초록
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본 연구에서는 웨이퍼 레벨 Cu 본딩을 이용한 3D 적층 IC의 개발을 위해 2단계 기계적 화학적 연마법(CMP)을 제안하고 그 결과를 고찰하였다. 다마신(damascene) 공정을 이용한 $Cu/SiO_2$ 복합 계면에서의 Cu dishing을 최소화하기 위해 Cu CMP 후 $SiO_2$ CMP를 추가로 시행하였으며, 이를 통해 Cu dishing을 $100{\sim}200{\AA}$까지 낮출 수 있었다. Cu 범프의 표면거칠기도 동시에 개선되었음을 AFM 관찰을 통해 확인하였다. 2단 CMP를 적용하여 진행한 웨이퍼 레벨 Cu 본딩에서는 dishing이나 접합 계면이 관찰되지 않아 2단 CMP 공정이 성공적으로 적용되었음을 확인할 수 있었다.

Abstract ▼ AI-Helper

Chemical mechanical polishing (CMP) has become one of the key processes in wafer level stacking technology for 3D stacked IC. In this study, two-step CMP process was proposed to polish $Cu/SiO_2$ hybrid bonding surface, that is, Cu CMP was followed by $SiO_2$ CMP to minimize Cu dishing. As a result, Cu dishing was reduced down to $100{\sim}200{\AA}$ after $SiO_2$ CMP and surface roughness was also improved. The bonding interface showed no noticeable dishing or interface line, implying high bonding strength.

주제어

AI 본문요약
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문제 정의

그러나 많은 경우 이러한 변수들의 교호작용과 CMP 장비의 제약, 맞춤형 슬러리 확보의 어려움 등으로 인해 최적화가 용이하지 않다. 본 연구에 서는 이러한 제약을 극복하고자 Cu-SiO₂ 다마신 구조에서 Cu CMP와 SiO₂CMP의 조합을 통해 Cu dishing을 최소화하는 2단 CMP 공정을 제안하고 이를 웨이퍼 레벨 본딩에 적용하여 가능성을 확인하고자 하였다.

제안 방법

2단 CMP 공정을 실제 TSV(through silicon via)를 갖는 웨이퍼 본딩 공정¹⁰⁾에 적용하여 그 효과를 살펴보고자 하였다. 제작된 본딩 시편의 단면을 FIB(focused ion beam) 으로 관찰한 결과를 Fig.
4의 (b)에 나타낸 것과 같이 Ti 층의 두께 감소로 dishing은 600Å 내외로 줄어들게 된다. 열압착 방식을 이용한 Cu-Cu 본딩의 경우 dishing이 100Å 이내로 제어되어야 본딩 신뢰성을 확보할 수 있기 때문에, 본 연구에서는 추가적인 dishing 감소를 위해 SiO₂CMP를 수행하였다. SiO₂ CMP를 진행할 때 Cu와 SiO₂ 사이의 선택비 (selectivity)로 인해 SiO₂층이 우선적으로 제거되면 얇은 Cu 범프 테두리가 주변의 산화층 위로 드러나게 된다.
3(b)). 이 후 Cu CMP 공정을 통해 overburden을 제거하여 평탄화를 진행하였다(Fig. 3(C)). 슬러리 및 CMP 공정 조건은 이전 연구 결과에⁷⁾따른 값을 사용하였으며 자세한 공정조건은 Table 1에 정리하였다.

대상 데이터

Figure 3에 2단 CMP 공정의 개요를 나타내었다. 먼저 8인치 실리콘 웨이퍼에 700 nm 두께의 SiO₂ 열산화층 (thermal oxide)을 형성한 후 리소그라피 및 ICP RIE 에칭을 통해 지름 50 µm, 간격 200 µm의 원형 범프 트렌치를 형성하였다. 스퍼터링 공정을 통해 Ti과 Cu를 순차적으로 증착하여 범프 트렌치를 채우는데, 이때 범프 트렌치 깊이 보다 두껍게 Cu를 증착하여 overburden을 형성하였다(Fig.

성능/효과

2단 CMP는 ① Cu CMP, ② Ti 에칭, ③ SiO₂ CMP, ④ oxide recession(BOE 에칭) 순으로 진행되며, Cu dishing이 초기 Cu CMP 후 800~900Å에서 SiO₂ CMP 후 100~200Å까지 낮아지는 것을 확인하였다. 아울러 표면거칠기도 Cu CMP 후 30.4 nm에서 oxide recession 후 5.7 nm 까지 낮출 수 있었으며, 본딩 계면 특성도 우수한 것으로 관찰되었다.
3차원 적층 반도체 제조를 위한 웨이퍼 레벨 본딩 과정에서 본딩면의 평탄도를 안정적으로 제어하기 위해 2단 CMP 공정을 제안하였다. 2단 CMP는 ① Cu CMP, ② Ti 에칭, ③ SiO₂ CMP, ④ oxide recession(BOE 에칭) 순으로 진행되며, Cu dishing이 초기 Cu CMP 후 800~900Å에서 SiO₂ CMP 후 100~200Å까지 낮아지는 것을 확인하였다. 아울러 표면거칠기도 Cu CMP 후 30.
SiO₂CMP 직후의 3D profiler를 이용한 표면 형상을 보면(Fig. 4(c)) Cu 범프와 SiO₂절연층이 잘 구별되지 않을 정도로 평탄화가 잘 이루어진 것을 알 수 있다. 그러나 Cu 범프와 SiO₂ 절연층의 높이가 같을 경우 열압착 본딩 과정에서 Cu 범프끼리 충분히 맞닿지 않을 수 있기 때문에, 효과적인 본딩을 위해 Cu 범프를 주변의 SiO₂층보다 돌출시키는 과정이 필요하게 된다.

후속연구

2의 (b)에서 관찰된 것과 같은 dishing은 발생하지 않은 것을 확인할 수 있으며, 특히 본딩 계면을 가로지르는 결정립 성장도 관찰되고 있어 본딩 계면의 특성이 우수함을 유추할 수 있다. 정량적인 본딩 계면의 특성을 파악하기 위해서는 전기적 특성 및 기계강도 특성분석이 수행되어야 하며, 현재 관련 연구가 진행 중이다.

질의응답

핵심어	질문	논문에서 추출한 답변
	Cu dishing을 최소화하기 위해서는 어떻게 해야하는가?	Cu dishing을 최소화하기 위해서는 CMP 장비 및 슬러리, 패드와 같은 소모품 그리고 헤드압력, 회전속도 등의 공정조건 뿐만 아니라 선폭, 밀도 등의 소자 디자인도 함께 최적화 되어야 한다. 그러나 많은 경우 이러한 변수들의 교호작용과 CMP 장비의 제약, 맞춤형 슬러리 확보의 어려움 등으로 인해 최적화가 용이하지 않다.
	Cu dishing이 발생한 경우 어떤 심각한 문제가 발생하는가?	2 (a)). 이 경우 충분한 Cu-Cu 본딩 강도를 얻을 수가 없어 연삭과 같은 후속공정에서 웨이퍼가 떨어지는 등의 심각한 문제를 야기하게 된다. Figure 2(b)에 실제 Cu dishing이 발생한 상황에서의 본딩 단면을 나타내었다.
	화학적 기계적 연마법이란?	화학적 기계적 연마법(Chemical Mechanical Polishing, CMP)은 웨이퍼 표면과 연마패드(polishing pad) 사이의 마찰을 이용하는 기계적인 연마과정에 슬러리(slurry)의 화학작용을 추가하여 연마 효율 및 성능을 향상시키는 공정으로 1960년대 초 실리콘 웨이퍼 제조 과정에서 웨이퍼 표면 평탄화를 위해 개발되었다. 이후 1980년대에 트렌치 절연(trench isolation) 공정에 사용됨으로써 처음으로 반도체 소자 제조 과정 도입되었으며, 최근에는 다마신(damascene) 공정 등에서 표면의 요철 및 불균일도를 제거함으로써 배선 및 금속층에 대한 평탄도를 확보하는 핵심공정으로 자리 잡고 있다.

참고문헌 (10)

Zantye, Parshuram B., Ashok Kumar, and A. K. Sikder. "Chemical mechanical planarization for microelectronics applications", Materials Science and Engineering Reports 45(3) 89 (2004).

상세보기
Yair Ein-Eli, and David Starosvetsky, "Review on copper chemical-mechanical polishing (CMP) and post-CMP cleaning in ultra large system integrated (ULSI)-An electrochemical perspective", Electrochimica Acta, 52 1825 (2007).

상세보기
Stengl, R., T. Tan, and U. Gsele. "A model for the silicon wafer bonding process", Japanese Journal of Applied Physics, 28(1), 1735 (1989).

상세보기
Gueguen, P., Di Cioccio, L., Gergaud, P., Rivoire, M., Scevola, D., Zussy, M., Charveta A, Ballya L, Lafonda D and Clavelier, L. "Copper Direct-Bonding Characterization and Its Interests for 3D Integration", Journal of The Electrochemical Society, 156(10), H772 (2009).

상세보기
Enquist, P. "Scalability and Low Cost of Ownership Advantages of Direct Bond Interconnect (DBI) as Drivers for Volume Commercialization of 3-D Integration Architectures and Applications", MRS Proceedings, 1112(33) (2009).
S. Kang, J. Lee, E. Kim, N. Lim, S. Kim, S. Kim and S. E. Kim, "Fabrication and Challenges of Cu-to-Cu Wafer Bonding", J. Microelectron. Packag. Soc., 19(2), 29 (2012).

원문보기 상세보기
E. Kim, M. Lee, S. Kim and S. E. Kim, "Ti/Cu CMP process for wafer level 3D integration", J. Microelectron. Packag. Soc., 19(3), 37 (2012).

원문보기 상세보기
M. L. Peterson, R. J. Small, T. Truong and J. Y. Lee, "Challenges of Electroplated Copper Film and Device Characteristics for Copper Slurry Design", Electrochemical Society Proceedings, 99(37), 115 (2000).
J. Park, Y. Kim, S. Kim, J. Kim and Y. Park, "Wet Etching Characteristics of Cu Surface for Cu-Cu Pattern Direct Bonds", J. Microelectron. Packag. Soc., 19(1), 39 (2012).
Y. H. Cho, S. E. Kim and S. Kim, "Wafer Level Bonding Technology for 3D Stacked IC", J. Microelectron. Packag. Soc., 20(1), 7 (2013).

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