[논문]TCAD 시뮬레이션을 이용한 Fin형 SONOS Flash Memory의 모서리 효과에 관한 연구

양승동; 오재섭; 윤호진; 정광석; 김유미; 이상율; 이희덕; 이가원

doi:10.4313/jkem.2012.25.2.100

TCAD 시뮬레이션을 이용한 Fin형 SONOS Flash Memory의 모서리 효과에 관한 연구
A Study on the Corner Effect of Fin-type SONOS Flash Memory Using TCAD Simulation 원문보기

전기전자재료학회논문지 = Journal of the Korean institute of electronic material engineers, v.25 no.2, 2012년, pp.100 - 104

양승동 (충남대학교 전자전파정보통신공학과) , 오재섭 (나노종합팹센터 나노패턴팀) , 윤호진 (충남대학교 전자전파정보통신공학과) , 정광석 (충남대학교 전자전파정보통신공학과) , 김유미 (충남대학교 전자전파정보통신공학과) , 이상율 (충남대학교 전자전파정보통신공학과) , 이희덕 (충남대학교 전자전파정보통신공학과) , 이가원 (충남대학교 전자전파정보통신공학과)

Abstract ▼ AI-Helper

Fin-type SONOS (silicon-oxide-nitride-oxide-silicon) flash memory has emerged as novel devices having superior controls over short channel effects(SCE) than the conventional SONOS flash memory devices. However despite these advantages, these also exhibit undesirable characteristics such as corner effect. Usually, the corner effect deteriorates the performance by increasing the leakage current. In this paper, the corner effect of fin-type SONOS flash memory devices is investigate by 3D Process and device simulation and their electrical characteristics are compared to conventional SONOS devices. The corner effect has been observed in fin-type SONOS device. The reason why the memory characteristic in fin-type SONOS flash memory device is not improved, might be due to existing undesirable effect such as corner effect as well as the mutual interference of electric field in the fin-type structure as reported previously.

주제어

AI 본문요약
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문제 정의

본 논문에서는 3D 구조의 소자에서 향상된 메모리 특성을 나타내지 못한 원인을 심도 있게 알아보기 위하여, fin 모서리 부분의 전계 분포를 시뮬레이션 하였다. Fin 폭이 250 nm로 동일한 planar형과 fin형 SONOS 플래시 메모리 구조를 비교한 결과, fin형 소자에서 모서리 부분에 강한 전계가 형성되는 것을 확인하였다.
본 논문에서는 기존 결과인 전계의 상호간섭 현상과 더불어 TCAD simulation tool인 sentaurus를 이용하여 모서리 부분의 전계 분포를 확인함으로써 모서리가 rounding 처리되지 않은 3D 구조의 소자에서 향상된 메모리 특성을 나타내지 못한 원인을 심도 있게 알아보고자 한다. 또한 소자가 작아졌을 경우, 모서리 효과에 의한 영향이 있는지 확인하기 위해 fin 폭을 줄여서 시뮬레이션하였다.

제안 방법

더불어 위의 결과와 같은 전계 밀집 현상이 소자가 축소화 되었을 때에도 나타나는지 확인하기 위해 채널의 측벽길이는 그대로 하고, 상단의 길이만을 줄였을 때 즉, fin 폭(WFin)을 감소시켜 시뮬레이션을 하였다. Fin 폭은 기존의 250 nm 보다 훨씬 작은 10, 20, 40, 80 nm로 줄여서 시뮬레이션을 진행하였고 그림 4가 시뮬레이션된 fin형 SONOS 소자의 도핑 프로파일과 구조를 나타낸다.
본 논문에서는 기존 결과인 전계의 상호간섭 현상과 더불어 TCAD simulation tool인 sentaurus를 이용하여 모서리 부분의 전계 분포를 확인함으로써 모서리가 rounding 처리되지 않은 3D 구조의 소자에서 향상된 메모리 특성을 나타내지 못한 원인을 심도 있게 알아보고자 한다. 또한 소자가 작아졌을 경우, 모서리 효과에 의한 영향이 있는지 확인하기 위해 fin 폭을 줄여서 시뮬레이션하였다.
따라서 3D 구조에서 향상된 메모리 특성을 나타내지 못한 원인은 ONO 층의 상단과 측벽의 상호 간섭에 의한 영향뿐만 아니라 모서리 효과도 같이 발생하기 때문이다. 또한 전계 밀집 현상이 소자가 축소화되었을 때에도 나타나는지 확인하기 위해 채널의 측벽길이는 그대로 하고, 상단의 길이만을 줄였을 때 즉, fin 폭을 감소시켜 시뮬레이션을 하였다. 그 결과 모서리 부분에서 전계의 크기는 크지만 fin 폭에 따른 전계 변화는 적었다.
본 실험에 사용된 TCAD 시뮬레이션은 synopsys사의 sentaurus로써 process와 device editor tool을 사용하여 실제 제작된 소자와 동일한 공정 순서로 제작하였다. 사용된 physical model로는 quantization model, high-field saturation model, van dort model, density gradient model등이며, 전계에 집적적인 영향을 미치는 van dort model의 수식은 아래 식과 같고, 계산이 빠르고 오차가 적은 장점이 있다.
Planar형과 fin형 SONOS 플래시 메모리의 구조와 도핑 프로파일을 그림 1에 나타내었고, fin형 소자의 경우, p형 (100) 웨이퍼 위에 fin 모양으로 식각하고, bottom oxide/trapping layer/top oxide를 3/8/6 nm로 순서대로 증착하였으며, trapping layer는 실리콘 nitride를 사용하였다. 이후 게이트 patterning과 source/drain implantation 및 activation을 진행하였다.

이론/모형

본 실험에 사용된 TCAD 시뮬레이션은 synopsys사의 sentaurus로써 process와 device editor tool을 사용하여 실제 제작된 소자와 동일한 공정 순서로 제작하였다. 사용된 physical model로는 quantization model, high-field saturation model, van dort model, density gradient model등이며, 전계에 집적적인 영향을 미치는 van dort model의 수식은 아래 식과 같고, 계산이 빠르고 오차가 적은 장점이 있다.
완성된 두 구조에서 ONO층에 형성되는 전계 분포를 그림 2의 시뮬레이션 결과를 통하여 확인할 수 있다. 시뮬레이션 조건은 실제 소자에서 측정한 조건과 동일하게 drain, source, substrate에는 전압을 가하지 않고, 게이트에만 전압을 가하는 FN (fowler nordheim) 터널링 방식을 사용하였고, 채널 폭 방향에서 전계를 확인하였다. 두 소자 모두 oxide층이 실리콘 nitride 층보다 큰 전계를 가지는 것으로 나타났는데, 이러한 이유는 oxide가 실리콘 nitride 보다 더 작은 유전상수를 갖기 때문으로 설명 된다 [9].

성능/효과

본 논문에서는 3D 구조의 소자에서 향상된 메모리 특성을 나타내지 못한 원인을 심도 있게 알아보기 위하여, fin 모서리 부분의 전계 분포를 시뮬레이션 하였다. Fin 폭이 250 nm로 동일한 planar형과 fin형 SONOS 플래시 메모리 구조를 비교한 결과, fin형 소자에서 모서리 부분에 강한 전계가 형성되는 것을 확인하였다. 따라서 3D 구조에서 향상된 메모리 특성을 나타내지 못한 원인은 ONO 층의 상단과 측벽의 상호 간섭에 의한 영향뿐만 아니라 모서리 효과도 같이 발생하기 때문이다.
두 소자 모두 oxide층이 실리콘 nitride 층보다 큰 전계를 가지는 것으로 나타났는데, 이러한 이유는 oxide가 실리콘 nitride 보다 더 작은 유전상수를 갖기 때문으로 설명 된다 [9]. 특히, fin형 소자의 모서리 부분에서는 bottom oxide층의 fin 모서리 부분에 강한 전계가 형성되는 것을 확인하였다.

질의응답

핵심어	질문	논문에서 추출한 답변
	3차원 구조 도입을 통해 확인된 장단점은?	하지만 3D 구조의 소자는 2D 구조에서 예상하지 못한 비이상적인 현상들이 발생하였고, 문제를 해결하기 위한 연구도 활발히 진행 중이다. Fin형 SONOS 플래쉬 메모리의 비례 축소 가능성을 고찰하기 위해 수행한 선행 연구에서, 3차원 구조 도입을 통해 단 채널 효과가 개선되나 fin 구조에서 측벽의 전계와의 상호 간섭에 의해 상단의 전계가 영향을 받음으로써 3D 구조의 소자가 2D 소자에 비해 향상된 메모리 특성을 나타내지 못한 결과를 보고한 바 있는데 [5], 이런 경우도 비이상적인 현상의 예라고 할 수 있다. 이렇게 3D 구조의 소자에서 비이상적인 현상이 많이 발생하고 있는데, 그 중 가장 대표적인 것이 모서리 효과이다.
	부유 게이트 구조의 문제는 무엇인가?	플래시 메모리로 현재 가장 많이 사용되고 있는 부유 게이트 구조는 소자가 축소화되면서 터널 산화막의 두께가 얇아져 전하 누설에 의한 소자 신뢰성에 문제를 일으키게 된다 [1]. 이를 해결하기 위해 SONOS (silicon-oxide-nitride-oxide-silicon) 구조의 플래시 메모리 소자가 가장 주목을 받고 있다 [2].
	플래시 메모리로 많이 사용되고 있는 부유 게이트 구조의 여러 단점을 해결하기 위해 주목 받고 있는 소자는 무엇인가?	플래시 메모리로 현재 가장 많이 사용되고 있는 부유 게이트 구조는 소자가 축소화되면서 터널 산화막의 두께가 얇아져 전하 누설에 의한 소자 신뢰성에 문제를 일으키게 된다 [1]. 이를 해결하기 위해 SONOS (silicon-oxide-nitride-oxide-silicon) 구조의 플래시 메모리 소자가 가장 주목을 받고 있다 [2]. 하지만 SONOS 구조의 경우도 게이트의 길이가 작아지면서 단 채널 효과의 발생을 억제해야 한다는 문제점을 안고 있다.

참고문헌 (10)

International Technology Roadmap for Semiconductors (ITRS) ed. 2001, (2001).
C. W. Kim, M. K. Kim, and J. W. Lee, Physics and High Technology, 13, 2 (2004).
S. Tiwari, F. Rana, H. Hanafi, A. Hartstein, E. F. Crabbe, and K. Chan, Appl. Phys. Lett., 68, 1377 (1996).

상세보기
P. Xuan, M. She, and B. Harteneck, Electron Devices Meeting 2003, IEDM (IEEE International, 2003) p.2641.
S. D. Yang, J. S. Oh, G. W. Lee, J. KIEEME, 23, 9, (2010).
W. Xiong, J. W. Park, and J. P. Colinge, Proc. IEEE International SOI Conference, 111 (2003).
A. Burenkov and J, Lorenz, Proc. of European Solid-state Device Research Conference, 135 (2003).
J. P. Colinge, FinFETs and Other Multi-Gate Transistors (Springer, Ireland, 2007) p. 26.
B. J. Baliga, Fundamentals of Power Semiconductor Devices (Springer, USA, 2008) p. 28.
J. H. Lee, G. S. Lee, S. J. Cho, J. G. Yun, and B. G. Park, J. Appl. Phys., 49, 114202 (2010).

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