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NTIS 바로가기마이크로전자 및 패키징 학회지 = Journal of the Microelectronics and Packaging Society, v.19 no.1, 2012년, pp.39 - 45
박종명 (안동대학교 신소재공학부 청정에너지소재기술연구센터) , 김영래 (서울과학기술대학교 기계설계자동화공학부 및 서울테크노파크) , 김성동 (서울과학기술대학교 기계설계자동화공학부 및 서울테크노파크) , 김재원 (한국기계연구원 나노융합기계연구본부) , 박영배 (안동대학교 신소재공학부 청정에너지소재기술연구센터)
Three-dimensional integrated circuit(3D IC) technology has become increasingly important due to the demand for high system performance and functionality. In this work, BOE and HF wet etching of Cu line surfaces after CMP were conducted for Cu-Cu pattern direct bonding. Step height of Cu and
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핵심어 | 질문 | 논문에서 추출한 답변 |
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Through Silicon Via 기술은 무엇인가? | 최근 스마트폰, 노트북 및 타블렛 PC 등 휴대기기의 급속한 고성능화, 경박단소화 패키징 방법이 요구 되고 있다. Through Silicon Via(TSV) 기술은 실리콘 웨이퍼를 수십 마이크로미터 두께로 얇게 만든 칩에 직접 구멍을 뚫고 동일한 칩을 수직으로 적층해 관통 전극으로 연결하는 3차원 System-in-Package(SiP) 방법으로 기존의 패키지에 비해 제한된 면적 내에 많은 소자를 만들고, 부피와 무게를 최소화 할 수 있고, 고성능 및 전력소모를 줄일 수있는 장점이 있어 최근 활발히 연구 되고 있다.1-4) 3차원 SiP 구조에서 칩과 칩을 연결하는 금속 접합 방법으로 Cu-Solder-Cu 접합 방법이 널리 이용되고 있다. | |
Cu-Solder-Cu 접합 방법의 한계점은? | 1-4) 3차원 SiP 구조에서 칩과 칩을 연결하는 금속 접합 방법으로 Cu-Solder-Cu 접합 방법이 널리 이용되고 있다. 하지만 Cu 와 솔더 사이에서는 Cu6Sn5, Cu3Sn 과 같은 금속간화합물(Intermatallic compound, IMC)과 커켄달 보이드 (Kirkendall void, KV)가 형성되어 기계적, 전기적 신뢰성을 떨어트리는 요인이 된다.5-7) B. | |
3차원 SiP 구조에서 칩과 칩을 연결하는 금속 접합 방법은 무엇이 널리 이용되고 있는가? | Through Silicon Via(TSV) 기술은 실리콘 웨이퍼를 수십 마이크로미터 두께로 얇게 만든 칩에 직접 구멍을 뚫고 동일한 칩을 수직으로 적층해 관통 전극으로 연결하는 3차원 System-in-Package(SiP) 방법으로 기존의 패키지에 비해 제한된 면적 내에 많은 소자를 만들고, 부피와 무게를 최소화 할 수 있고, 고성능 및 전력소모를 줄일 수있는 장점이 있어 최근 활발히 연구 되고 있다.1-4) 3차원 SiP 구조에서 칩과 칩을 연결하는 금속 접합 방법으로 Cu-Solder-Cu 접합 방법이 널리 이용되고 있다. 하지만 Cu 와 솔더 사이에서는 Cu6Sn5, Cu3Sn 과 같은 금속간화합물(Intermatallic compound, IMC)과 커켄달 보이드 (Kirkendall void, KV)가 형성되어 기계적, 전기적 신뢰성을 떨어트리는 요인이 된다. |
R. R. Tummala, Fundamentals of Microsystems Packaging, pp.612-656, McGraw-Hill, New York (2001).
Y. Liu, "Trends of power semiconductor wafer level packaging", Microelectronics Reliability 50, 514 (2010).
H. Shimaamoto, "Technical Trend of 3D Chip Stacked Previous Term MCP/SIP Next Term In", Proc. 57th Electronic Components and Technology Conference (ECTC), Nevada, IEEE Components, Packaging and Manufacturing technology Society (CPMT) (2007).
M. Y. Kim and T. S. Oh, "Formation of Sn Through-SiliconVia and Its Interconnection Process for Chip Stack Packages", Kor. J. Met. Mater., 48, 557 (2010).
K. Tanida, M. Umemoto, N. Tanaka, Y. Tomita and K. Takahashi, "Micro Cu Bump Interconnection on 3D Chip Stacking Technology", Jap. J. Appl. Phys., 43, 2264 (2004).
B. H. Lee, J. Park, S. J. Jeon, K. W. Kwon and H. J. Lee, "A Study on the Bonding Process of Cu Bump/Sn/Cu Bump Bonding Structure for 3D Packaging Applications", J. Electrochem. Soc., 157, H420 (2010).
Y. S. Lai, Y. T. Chiu and J. Chen, "Electromigration Reliability and Morphologies of Cu Pillar Flip-Chip Solder Joints with Cu Substrate Pad Metallization", J. Electron. Mater., 37, 1624 (2008).
J. Y. Kim, J. Yu and S. H. Kim, "Effects of sulfide-forming element additions on the Kirkendall void formation and drop impact reliability of Cu/Sn-.3.5Ag solder joints", Acta Materialia., 57, 5001 (2009).
J. W. Kim, M. H. Jeong, E. J. Jang and Y. B. Park, "Effect of $HF&H_{2}SO_{4}$ Pretreatment on Interfacial Adhesion Energy of Cu-Cu Direct Bonds", Microelectronic Engineering, 89, 42 (2012).
C. S. Tan and R. Rief, "Observation of interfacial void formation in bonded copper layers", Appl. Plysics letter, 87, 201909 (2005).
J. W. Kim, M. H. Jeong, E. Carmak, B. Kim and T. Matthias, "Cu Thickness Effects on Bonding Characteristics in Cu-Cu Direct Bonds", J. Microelectron. Packag. Soc., 17(4), 61 (2010).
E. J. Jang, S. M. Hyun, H. J. Lee and Y. B. Park, "Effect of Wet Pretreatment on Interfacial Adhesion Energy of Cu-Cu Thermocompression Bond for 3D IC Packages", J. Electron. Mat., 38, 12 (2009).
E. J. Jang, J. W. Kim, B. Kim, T. Matthias, H. J Lee, S. Hyun and Y. B. Park, "Effect of $N_{2}+H_{2} $ Forming Gas Annealing on the Interfacial Bonding Strength of Cu-Cu thermo-compression Bonded Interfaces", J. Microelectron. Packag. Soc., 16(3), 1 (2009).
P. Gueguen, C. Ventosa, L. D. Cioccio, H. Moriceau, F. Grossi, M. Rivoire, P. Leduc and L. Clavelier, "Physics of direct bonding: Applications to 3D heterogeneous or monolithic integration", Microelectronic Engineering, 87, 477 (2010).
A.G. Andreou and J. Wang, "Wet Etching", 520/530/580.495 Microfabrication Laboratory and 520.773 Advanced Topics in Fabrication and Microengineering from http://users.encs.concordia. ca/-kabir/ELEC422.
L. Fuller, "Wet Etch for Microelectronics", Rochester Institute of Technology Microelectronic Engineering, (April. 10, 2008) from http://people.rit.edu/lffeee/wet_etch.
W. M. Moreau, Semiconductor Lithography; Principles, Practices and Materials, pp.668-671, Plenum Press, New York (1988).
D. William and G. David, "Materials Science and Engineering", 8th Ed., pp.102-104, WILEY, New York (2011).
T. Doi, T. Kasai and T. Nakagawa, "반도체 평탄화 CMP 기술", 2nd Ed., pp.183-184 bookshill, Korea (2003)
H. G. Anh, "3D Intergration by Cu-Cu Bonding with Wafer", TSV 3D Packaging Technology Workshop/ SEMI Packaging Tutorial 2010, Kangnam University, The Korean Microelectronics and Packaging Society (2010)
D. P.R. Thanu, N. Venkataraman and S. Raghavan and O.Mahdavi, "Dilute HF Solutions for Copper Cleaning during BEOL Processes: Effect of Aeration on Selectivity and Copper Corrosion", J. Electrochem. Soc., 25, 109 (2009).
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