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[국내논문] Cu-Cu 패턴 직접접합을 위한 습식 용액에 따른 Cu 표면 식각 특성 평가
Wet Etching Characteristics of Cu Surface for Cu-Cu Pattern Direct Bonds 원문보기

마이크로전자 및 패키징 학회지 = Journal of the Microelectronics and Packaging Society, v.19 no.1, 2012년, pp.39 - 45  

박종명 (안동대학교 신소재공학부 청정에너지소재기술연구센터) ,  김영래 (서울과학기술대학교 기계설계자동화공학부 및 서울테크노파크) ,  김성동 (서울과학기술대학교 기계설계자동화공학부 및 서울테크노파크) ,  김재원 (한국기계연구원 나노융합기계연구본부) ,  박영배 (안동대학교 신소재공학부 청정에너지소재기술연구센터)

초록
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Cu-Cu 패턴의 직접접합 공정을 위하여 Buffered Oxide Etch(BOE) 및 Hydrofluoric acid(HF)의 습식 조건에 따른 Cu와 $SiO_2$식각 특성에 대한 평가를 수행하였다. 접촉식 3차원측정기(3D-Profiler)를 이용하여 Cu와 $SiO_2$의 단차 및 Chemical Mechanical Polishing(CMP)에 의한 Cu의 dishing된 정도를 분석 하였다. 실험 결과 BOE 및 HF 습식 식각 시간이 증가함에 따라 단차가 증가 하였고, BOE가 HF보다 더 식각 속도가 빠른 것을 확인하였다. BOE 및 HF 습식 식각 후 Cu의 dishing도 식각시간 증가에 따라 감소하였다. 식각 후 산화막 유무를 알아보기 위해 Cu표면을 X-선 광전자 분광법(X-ray Photoelectron Spectroscopy, XPS)를 이용하여 분석 한 결과 HF습식 식각 후 BOE습식 식각보다 Cu표면산화막이 상대적으로 더 얇아 진 것을 확인하였다.

Abstract AI-Helper 아이콘AI-Helper

Three-dimensional integrated circuit(3D IC) technology has become increasingly important due to the demand for high system performance and functionality. In this work, BOE and HF wet etching of Cu line surfaces after CMP were conducted for Cu-Cu pattern direct bonding. Step height of Cu and $Si...

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제안 방법

  • 본 연구에서는 Cu-Cu 패턴의 직접 접합을 하기 위해서 Buffered Oxide Etch(BOE)용액과 Hydrofluoric acid(HF)용액을 이용하여 SiO2 식각을 실시하였으며, 접합시 우수한 공정조건을 확보 하기위해 식각 후 3D-Profiler 및 X-선광전자 분광법(X-ray Photoelectron Spectroscopy, XPS)을 통해 CMP에 의한 Cu dishing 및 Cu 표면 산화막 식각 특성을 평가하였다. 도출된 결과를 통해 BOE, HF 습식 처리 중 Cu-Cu 패턴 접합에 가장 접합한 최적의 조건을 확보하였다.
  • Ti층 위에 Cu 700 nm를 DC 마그네트론 스퍼터로 증착 후 200 nm 두께의 Cu를 CMP 공정으로 제거하였다. CMP공정 시 조건은 80 RPM으로 폴리싱 패드가 회전하면서 24 kPa의 압력으로 15초간 Cu를 CMP 한 뒤 7초간 over 폴리싱을 진행하였다. CMP공정이 완료된 웨이퍼는 다이싱(dicing) 장비에서 다이아몬드 블레이드로 20 mm× 20 mm의 크기로 조각을 내었다.
  • 5, 1, 2, 3, 5분간 습식 식각 하였고, DI water와 vol. 49% HF용액을 20:1비율로 만들어진 HF용액으로 0, 1, 5, 10, 15, 20분간 습식 식각 하였다. 식각 시간에 따른 시험편 표면의 변화를 알아보기 위해 레이저의 굴절률 변화에 따른 파장변화로 시료의 두께를 측정하는 두께 측정기(nano spec) 및 접촉식 3차원 측정기(3D-profiler)로 SiO2와 Cu의 단차와 dishing을 측정하였다.
  • 49% HF용액을 20:1비율로 만들어진 HF용액으로 0, 1, 5, 10, 15, 20분간 습식 식각 하였다. 식각 시간에 따른 시험편 표면의 변화를 알아보기 위해 레이저의 굴절률 변화에 따른 파장변화로 시료의 두께를 측정하는 두께 측정기(nano spec) 및 접촉식 3차원 측정기(3D-profiler)로 SiO2와 Cu의 단차와 dishing을 측정하였다. 습식 식각 후 Cu 표면의 미세구조변화를 관찰하기 위해 주사전자현미경(Scanning electron microscope, SEM)을 이용하여 미세구조를 관찰 하였고, 주 사탐침현미경(Atomic force microscopy, AFM)을 이용하여 표면조도를 측정하였다.
  • 식각 시간에 따른 시험편 표면의 변화를 알아보기 위해 레이저의 굴절률 변화에 따른 파장변화로 시료의 두께를 측정하는 두께 측정기(nano spec) 및 접촉식 3차원 측정기(3D-profiler)로 SiO2와 Cu의 단차와 dishing을 측정하였다. 습식 식각 후 Cu 표면의 미세구조변화를 관찰하기 위해 주사전자현미경(Scanning electron microscope, SEM)을 이용하여 미세구조를 관찰 하였고, 주 사탐침현미경(Atomic force microscopy, AFM)을 이용하여 표면조도를 측정하였다. 이때, 주사탐침현미경의 표면 측정범위는 10 µm×10 µm 단위면적에서 측정되었다.

대상 데이터

  • CuCu 패턴 접합 공정을 위한 습식 식각 실험의 시험편은 Cu 의 폭/간격이 50 µm/50 µm, 100 µm의 시험편과 50 µm, 100 µm/100 µm의 시험편을 사용하였으며 식각 공정에 대한 모식도를 Fig. 1에 나타내었다.
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질의응답

핵심어 질문 논문에서 추출한 답변
Through Silicon Via 기술은 무엇인가? 최근 스마트폰, 노트북 및 타블렛 PC 등 휴대기기의 급속한 고성능화, 경박단소화 패키징 방법이 요구 되고 있다. Through Silicon Via(TSV) 기술은 실리콘 웨이퍼를 수십 마이크로미터 두께로 얇게 만든 칩에 직접 구멍을 뚫고 동일한 칩을 수직으로 적층해 관통 전극으로 연결하는 3차원 System-in-Package(SiP) 방법으로 기존의 패키지에 비해 제한된 면적 내에 많은 소자를 만들고, 부피와 무게를 최소화 할 수 있고, 고성능 및 전력소모를 줄일 수있는 장점이 있어 최근 활발히 연구 되고 있다.1-4) 3차원 SiP 구조에서 칩과 칩을 연결하는 금속 접합 방법으로 Cu-Solder-Cu 접합 방법이 널리 이용되고 있다.
Cu-Solder-Cu 접합 방법의 한계점은? 1-4) 3차원 SiP 구조에서 칩과 칩을 연결하는 금속 접합 방법으로 Cu-Solder-Cu 접합 방법이 널리 이용되고 있다. 하지만 Cu 와 솔더 사이에서는 Cu6Sn5, Cu3Sn 과 같은 금속간화합물(Intermatallic compound, IMC)과 커켄달 보이드 (Kirkendall void, KV)가 형성되어 기계적, 전기적 신뢰성을 떨어트리는 요인이 된다.5-7) B.
3차원 SiP 구조에서 칩과 칩을 연결하는 금속 접합 방법은 무엇이 널리 이용되고 있는가? Through Silicon Via(TSV) 기술은 실리콘 웨이퍼를 수십 마이크로미터 두께로 얇게 만든 칩에 직접 구멍을 뚫고 동일한 칩을 수직으로 적층해 관통 전극으로 연결하는 3차원 System-in-Package(SiP) 방법으로 기존의 패키지에 비해 제한된 면적 내에 많은 소자를 만들고, 부피와 무게를 최소화 할 수 있고, 고성능 및 전력소모를 줄일 수있는 장점이 있어 최근 활발히 연구 되고 있다.1-4) 3차원 SiP 구조에서 칩과 칩을 연결하는 금속 접합 방법으로 Cu-Solder-Cu 접합 방법이 널리 이용되고 있다. 하지만 Cu 와 솔더 사이에서는 Cu6Sn5, Cu3Sn 과 같은 금속간화합물(Intermatallic compound, IMC)과 커켄달 보이드 (Kirkendall void, KV)가 형성되어 기계적, 전기적 신뢰성을 떨어트리는 요인이 된다.
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