웨이퍼적층 기술은 반도체 전 후 공정을 이용한 효과적인 방법으로 향후 3D 적층 시스템의 주도적인 발전방향이라고 할 수 있다. 웨이퍼 레벨 3D 적층 시스템을 제조하기 위해서는 TSV (Through Si Via), 웨이퍼 본딩, 그리고 웨이퍼 thinning의 단위공정 개발 및 웨이퍼 warpage, 열적 기계적 신뢰성, 전력전달, 등 시스템적인 요소에 대한 연구개발이 동시에 진행되어야 한다. 본 연구에서는 웨이퍼 본딩에 가장 중요한 역할을 하는 Cu CMP (chemical mechanical polishing) 공정에 대한 특성 분석을 진행하였다. 8인치 Si 웨이퍼에 다마신 공정으로 Cu 범프 웨이퍼를 제작하였고, Cu CMP 공정과 oxide CMP 공정을 이용하여 본딩 층 평탄화에 미치는 영향을 살펴보았다. CMP 공정 후 Cu dishing은 약 $180{\AA}$이었고, 웨이퍼 표면부터 Cu 범프 표면까지의 최종 높이는 약 $2000{\AA}$이었다.
웨이퍼 적층 기술은 반도체 전 후 공정을 이용한 효과적인 방법으로 향후 3D 적층 시스템의 주도적인 발전방향이라고 할 수 있다. 웨이퍼 레벨 3D 적층 시스템을 제조하기 위해서는 TSV (Through Si Via), 웨이퍼 본딩, 그리고 웨이퍼 thinning의 단위공정 개발 및 웨이퍼 warpage, 열적 기계적 신뢰성, 전력전달, 등 시스템적인 요소에 대한 연구개발이 동시에 진행되어야 한다. 본 연구에서는 웨이퍼 본딩에 가장 중요한 역할을 하는 Cu CMP (chemical mechanical polishing) 공정에 대한 특성 분석을 진행하였다. 8인치 Si 웨이퍼에 다마신 공정으로 Cu 범프 웨이퍼를 제작하였고, Cu CMP 공정과 oxide CMP 공정을 이용하여 본딩 층 평탄화에 미치는 영향을 살펴보았다. CMP 공정 후 Cu dishing은 약 $180{\AA}$이었고, 웨이퍼 표면부터 Cu 범프 표면까지의 최종 높이는 약 $2000{\AA}$이었다.
Wafer stacking technology becomes more important for the next generation IC technology. It requires new process development such as TSV, wafer bonding, and wafer thinning and also needs to resolve wafer warpage, power delivery, and thermo-mechanical reliability for high volume manufacturing. In this...
Wafer stacking technology becomes more important for the next generation IC technology. It requires new process development such as TSV, wafer bonding, and wafer thinning and also needs to resolve wafer warpage, power delivery, and thermo-mechanical reliability for high volume manufacturing. In this study, Cu CMP which is the key process for wafer bonding has been studied using Cu CMP and oxide CMP processes. Wafer samples were fabricated on 8" Si wafer using a damascene process. Cu dishing after Cu CMP and oxide CMP was $180{\AA}$ in average and the total height from wafer surface to bump surface was approximately $2000{\AA}$.
Wafer stacking technology becomes more important for the next generation IC technology. It requires new process development such as TSV, wafer bonding, and wafer thinning and also needs to resolve wafer warpage, power delivery, and thermo-mechanical reliability for high volume manufacturing. In this study, Cu CMP which is the key process for wafer bonding has been studied using Cu CMP and oxide CMP processes. Wafer samples were fabricated on 8" Si wafer using a damascene process. Cu dishing after Cu CMP and oxide CMP was $180{\AA}$ in average and the total height from wafer surface to bump surface was approximately $2000{\AA}$.
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문제 정의
본 실험에서 범프의 최종 높이는 Figure 1에 설명한 것처럼 Si 웨이퍼 표면부터 Cu 범프 표면까지로 정의하고 측정하였다. 그 이유는 웨이퍼 레벨 본딩에서 가장 중요한 요소 중 하나가 웨이퍼 전체의 평탄화 정도이기 때문에 본딩 층 범프의 최종 높이는 Cu 범프의 높이만이 아니라 웨이퍼 표면에서부터의 전체 높이를 분석하고자 함이다.
먼저 본 실험에서 사용된 슬러리의 기본 공정에 대한 선행연구는 half-factorial의 DOE (design of experiment) 방법으로 진행하였으며, 4개의 입력변수(platen 속도, head 속도, 압력, 웨이퍼 압력, 링 압력)로 분석하였다. 본 연구에서는 Cu dishing이 낮고 웨이퍼 내 removal rate이 균일한 공정을 선택하여 Cu 범프 시편의 CMP 공정을 진행하였으며 웨이퍼 레벨 Cu-to-Cu 본딩을 위한 Cu CMP 공정의 특성을 살펴보았다. Cu CMP공정 후 시편 상태를 Figure 3에 예로 나타내었다.
본 연구에서는 웨이퍼 본딩에 가장 중요한 역할을 하는 Cu CMP (chemical mechanical polishing) 공정에 대한 특성 분석을 진행하였다. 웨이퍼 레벨 Cu 본딩의 종류에는 Cu-to-Cu direct 본딩, Cu-oxide hybrid 본딩, Cu-polymer hybrid 본딩 등 이 있으며,7-10) 본딩 방법으로는 Cu 표면을 친수성으로 만든 후 상온, 상압에서 본딩하는 상온상압방법이 있고, 열과 압력을 가하여 본딩하는 열압착방법이 있다.
제안 방법
Cu-to-Cu 웨이퍼 본딩의 핵심 기술인 Cu CMP 공정에 대한 특성 분석을 진행하였다. 8인치 Si 웨이퍼에 다마신 공정으로 Cu 범프 웨이퍼 시편을 제작하였고, Cu CMP 공정과 oxide CMP 공정이 본딩 층 평탄화에 미치는 영향을 살펴보았다. Cu CMP 공정과 oxide CMP 공정 후 Cu dishing은 약 180Å이었고, 웨이퍼 표면부터 Cu 범프 표면까지의 최종 높이 차이는 2000Å이었다.
Cu CMP 공정은 GnP사(Poli-500)의 장비를 이용하여 진행하였고, 속도, 압력, 슬러리 유량, 등 CMP 공정 변수는 Table 1에 설명하였다. Cu CMP 공정 후 Cu 범프의 최종 높이 및 Cu dishing은 3D profiler (Veeco Dektak 150)로 측정하였다. 본 실험에서 범프의 최종 높이는 Figure 1에 설명한 것처럼 Si 웨이퍼 표면부터 Cu 범프 표면까지로 정의하고 측정하였다.
Cu-to-Cu 웨이퍼 본딩의 핵심 기술인 Cu CMP 공정에 대한 특성 분석을 진행하였다. 8인치 Si 웨이퍼에 다마신 공정으로 Cu 범프 웨이퍼 시편을 제작하였고, Cu CMP 공정과 oxide CMP 공정이 본딩 층 평탄화에 미치는 영향을 살펴보았다.
이는 oxide CMP 공정 동안에 oxide 뿐 아니라 Cu dishing에 의해 가운데보다 다소 높아진 범프 edge 부분의 Cu를 같이 제거할 수 있기 때문이다(Figure 1 참조). Oxide CMP 공정 후에는 Cu 범프와 oxide의 높이 차이가 많이 줄고, Cu 범프면적대비 Cu dishing이 적게 발생하여 Cu dishing을 측정하기가 어렵기 때문에(Figure 4 참조), oxide CMP 공정 후에 BOE clean으로 oxide 높이를 조금 낮춘 후 Cu 범프의 dishing을 측정하였다. BOE clean은 Cu-oxide hybrid 본딩 시 Cu 범프보다 oxide높이를 살짝 낮추기 위해서 본딩 직전에 웨이퍼 전처리로 사용하는 과정이기도 하다.
본 실험의 시편은 Cu-oxide hybrid 본딩 공정에 사용되는 구조로 제작되었으며, Cu CMP 공정과 oxide CMP공정을 병행하여 진행하였다. 먼저 본 실험에서 사용된 슬러리의 기본 공정에 대한 선행연구는 half-factorial의 DOE (design of experiment) 방법으로 진행하였으며, 4개의 입력변수(platen 속도, head 속도, 압력, 웨이퍼 압력, 링 압력)로 분석하였다. 본 연구에서는 Cu dishing이 낮고 웨이퍼 내 removal rate이 균일한 공정을 선택하여 Cu 범프 시편의 CMP 공정을 진행하였으며 웨이퍼 레벨 Cu-to-Cu 본딩을 위한 Cu CMP 공정의 특성을 살펴보았다.
범프 높이 및 Cu dishing 측정은 웨이퍼 상에서 대각선 방향으로 두 라인을 측정하였고, Figure 2에서 보듯이 각 라인마다 14개의 다이(die)를 측정하였다. 본 실험의 시편은 Cu-oxide hybrid 본딩 공정에 사용되는 구조로 제작되었으며, Cu CMP 공정과 oxide CMP공정을 병행하여 진행하였다.
본 연구에서 Cu dishing을 줄이기 위한 방법으로 Cu CMP 공정 이후에 oxide CMP 공정을 진행하였다. Figure 4에서 보듯이 oxide CMP공정은 Cu CMP 공정 후에 깊게 발생한 Cu dishing을 효과적으로 줄이는데 도움을 준다.
대상 데이터
1 µm 두께로 oxidation된 8인치 Si 웨이퍼 위에 50 µm×50 µm의 Cu 범프를 다마신 공정으로 제작하였다.
향으로 두 라인을 측정하였고, Figure 2에서 보듯이 각 라인마다 14개의 다이(die)를 측정하였다. 본 실험의 시편은 Cu-oxide hybrid 본딩 공정에 사용되는 구조로 제작되었으며, Cu CMP 공정과 oxide CMP공정을 병행하여 진행하였다. 먼저 본 실험에서 사용된 슬러리의 기본 공정에 대한 선행연구는 half-factorial의 DOE (design of experiment) 방법으로 진행하였으며, 4개의 입력변수(platen 속도, head 속도, 압력, 웨이퍼 압력, 링 압력)로 분석하였다.
성능/효과
11) 반면 oxide를 이용한 hybrid 열압착방법은 350°C~450°C의 고온에서도 본딩이 가능하여 가장 많은 연구가 진행되고 있다.8, 12) 본딩의 종류나 방법에 상관없이 Cu 본딩 공정은 본딩 층의 평탄화가 매우 중요하며, 이를 위해선 최적화된 Cu CMP 공정 개발이 필수적이다. 이는 Cu 본딩 층의 평탄화 공정이 웨이퍼 간 얼라인먼트(alignment)와 본딩 strength 및 본딩 quality에 미치는 영향이 매우 크기 때문이다.
Center-to-edge 다이의 범프 최종 높이 차이는 대략 2000Å이며, Cu CMP 공정 후와 oxide CMP 공정 후의 within-wafer 범프 최종 높이의 profile을 보면 사실상 변화는 없었고, 최종 높이도 거의 감소하지 않았다.
후속연구
특히 Cu-to-Cu 웨이퍼 본딩을 위해서는 본딩 층의 범프 최종 높이의 평탄화에 영향을 주는 웨이퍼 warpage와 단위공정 non-uniformity 조절이 병행되어야 한다. 마지막으로 본 연구에서 사용된 슬러리의 pH 농도는 7.16으로 매우 약한 산성을 띄고 있는데, 산화제 농도가 높고 pH 농도가 높으면 Cu와의 반응이 느려서 Cu dishing이 적게 일어난다는 경향이 있기 때문에,17) pH가 좀 더 높은 슬러리를 이용하는 것이 Cu dishing 을 더 감소시키는데 효과적일 것으로 생각되며, Cu 배선이 아닌 Cu 본딩 층의 최적 평탄도를 위한 Cu 슬러리 개발이 병행되어야 한다.
질의응답
핵심어
질문
논문에서 추출한 답변
웨이퍼 적층 기술이란?
3D 적층 시스템이 각광을 받는 이유는 소자의 성능을 높일수 있고, 전력 소모를 줄이며, 모듈 응용에 적합한 form factor를 효과적으로 조절할 수 있으며, 또한 호환성이 없는 다른 공정기술을 집적화할 수 있는 강점들이 있기 때문이다.1-3) 적층 방법 중 웨이퍼 적층 기술은 반도체 전·후 공정을 동시에 이용한 보다 효율적인 방법이며, 향후 3D 적층 시스템의 주도적인 발전 방향이라고 할 수 있다. 웨이퍼 레벨 3D 적층 시스템을 제조하기 위해서는 크게 TSV(Through Si Via), 웨이퍼 본딩(bonding), 그리고 웨이퍼 thinning의 3가지 공정 개발이 필요하며, 각 단위 공정의 최적화를 위해 지금까지 많은 연구개발이 진행되어 왔으나, 대량생산을 위한 공정 최적화는 아직도 풀어야 할 부분이 많다.
Cu 본딩 공정에서 본딩 층의 평탄화가 중요한 이유는 무엇인가?
8, 12) 본딩의 종류나 방법에 상관없이 Cu 본딩 공정은 본딩 층의 평탄화가 매우 중요하며, 이를 위해선 최적화된 Cu CMP 공정 개발이 필수적이다. 이는 Cu 본딩 층의 평탄화 공정이 웨이퍼 간 얼라인먼트(alignment)와 본딩 strength 및 본딩 quality에 미치는 영향이 매우 크기 때문이다.
웨이퍼 레벨 3D 적층 시스템을 제조하기 위해 어떠한 공정 개발이 필요한가?
1-3) 적층 방법 중 웨이퍼 적층 기술은 반도체 전·후 공정을 동시에 이용한 보다 효율적인 방법이며, 향후 3D 적층 시스템의 주도적인 발전 방향이라고 할 수 있다. 웨이퍼 레벨 3D 적층 시스템을 제조하기 위해서는 크게 TSV(Through Si Via), 웨이퍼 본딩(bonding), 그리고 웨이퍼 thinning의 3가지 공정 개발이 필요하며, 각 단위 공정의 최적화를 위해 지금까지 많은 연구개발이 진행되어 왔으나, 대량생산을 위한 공정 최적화는 아직도 풀어야 할 부분이 많다. 특히 웨이퍼 warpage,4) 열적 기계적 신뢰성,5)전력전달,6) 등 시스템적인 요소에 대한 연구개발이 매우 필요한 상황이다.
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