[논문]TSV 를 이용한 3 차원 적층 패키지의 본딩 공정에 의한 휨 현상 및 응력 해석

이행수; 김경호; 좌성훈

doi:10.7736/kspe.2012.29.5.563

TSV 를 이용한 3 차원 적층 패키지의 본딩 공정에 의한 휨 현상 및 응력 해석
Warpage and Stress Simulation of Bonding Process-Induced Deformation for 3D Package Using TSV Technology 원문보기

한국정밀공학회지 = Journal of the Korean Society for Precision Engineering, v.29 no.5, 2012년, pp.563 - 571

이행수 (울산과학대학 디지털기계학부) , 김경호 (서울과학기술대학교 NID융합기술대학원) , 좌성훈 (서울과학기술대학교 NID융합기술대학원)

Abstract ▼ AI-Helper

In 3D integration package using TSV technology, bonding is the core technology for stacking and interconnecting the chips or wafers. During bonding process, however, warpage and high stress are introduced, and will lead to the misalignment problem between two chips being bonded and failure of the chips. In this paper, a finite element approach is used to predict the warpages and stresses during the bonding process. In particular, in-plane deformation which directly affects the bonding misalignment is closely analyzed. Three types of bonding technology, which are Sn-Ag solder bonding, Cu-Cu direct bonding and SiO2 direct bonding, are compared. Numerical analysis indicates that warpage and stress are accumulated and become larger for each bonding step. In-plane deformation is much larger than out-of-plane deformation during bonding process. Cu-Cu bonding shows the largest warpage, while SiO2 direct bonding shows the smallest warpage. For stress, Sn-Ag solder bonding shows the largest stress, while Cu-Cu bonding shows the smallest. The stress is mainly concentrated at the interface between the via hole and silicon chip or via hole and bonding area. Misalignment induced during Cu-Cu and Sn-Ag solder bonding is equal to or larger than the size of via diameter, therefore should be reduced by lowering bonding temperature and proper selection of package materials.

주제어

AI 본문요약
AI-Helper

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문제 정의

특히, 현재 개발이 진행 중인 다양한 본딩 접합 기술에 대하여 본딩 방법에 따른 정렬 불량 및 응력을 해석하여 공정 신뢰성에 미치는 영향을 고찰하였다. 궁극적으로는 TSV 기술을 이용한 3 차원 적층 패키지의 설계 방향을 제시하고자 하였다.
이러한 공정을 통하여 여러 개의 실리콘 칩을 차례대로 실리콘 기판이나 PCB 기판 위에 적층하게 된다. 본 논문에서는 8 개로 이루어진 실리콘 칩을 적층하는 과정, 즉, 고온 접합 공정과 상온의 공정 조건이 반복적으로 진행되면서 발생된 열응력으로 인한 적층 칩의 변형을 해석하였다. Fig.
본 연구에서는 TSV 기술을 이용한 3 차원 적층 패키지 공정의 핵심 기술인 본딩 기술을 이용한 접합 공정 중에 발생한 휨 변형과 열응력을 수치 해석을 통하여 예측하였다. 8 층의 실리콘 칩을 본딩하는 과정 중에 발생한 변형을 해석하기 위하여 공정 전체를 과도 해석으로 수행하였으며, 본딩 정렬 불량에 직접적으로 영향이 있는 in-plane 변형에 대해서 중점적으로 살펴보았다.

가설 설정

구리를 제외한 나머지 재료들은 등방성 탄성재료로 가정하였고, 패키지 재료의 물성치인 탄성계수(E), 프아송비(ν), 열팽창계수는 Table 1 에 제시하였다.
본딩 공정에서 칩 접합 후, 최고 온도를 거쳐 상온으로 온도가 떨어지게 되면서 응력이 발생하기 시작한다. 따라서 본딩의 온도를 응력 자유(stress free) 조건, 즉, 응력을 zero 상태로 가정한다. 각각의 칩을 본딩하기 위하여 최고 온도까지 상승시키고 다시 상온인 25 °C 로 온도를 하강시키는 것을 하중 조건으로 한다.

제안 방법

3 가지 타입의 본딩 기술에 대하여 하나의 공정이 끝날 때마다 발생되는 최대 휨 변형, 최대 응력값 및 in-plane 변형으로 표현되는 본딩 얼라인먼트 등을 해석하였다.
본 연구에서는 TSV 기술을 이용한 3 차원 적층 패키지 공정의 핵심 기술인 본딩 기술을 이용한 접합 공정 중에 발생한 휨 변형과 열응력을 수치 해석을 통하여 예측하였다. 8 층의 실리콘 칩을 본딩하는 과정 중에 발생한 변형을 해석하기 위하여 공정 전체를 과도 해석으로 수행하였으며, 본딩 정렬 불량에 직접적으로 영향이 있는 in-plane 변형에 대해서 중점적으로 살펴보았다. 휨 변형이 제일 많은 본딩은 Cu-Cu 본딩이었고, 변형이 제일 적은 본딩은 SiO₂ 본딩이었다.
각 부분의 요소(element)로는 8 절점 사면체 요소를 선택하였으며, 해석 결과의 정확도를 높이기 위하여 비아 홀 부분은 더 조밀하게 격자구조(mesh)를 이루었다. 변위 경계 조건은 실제 본딩 공정에서 실리콘 기판을 아래쪽에서 진공으로 고정한 상태이기 때문에 실리콘 칩 밑면의 수직 변위를 구속시킨다.
각각의 칩을 본딩하기 위하여 최고 온도까지 상승시키고 다시 상온인 25 °C 로 온도를 하강시키는 것을 하중 조건으로 한다.
따라서 본 연구에서는 TSV 기술을 이용하여 실리콘 기판 위에 8 개의 실리콘 칩을 적층하는 본딩 공정 과정에서 발생하는 열응력에 의한 휨 변형과 응력 집중 현상에 대해 수치해석을 이용하여 분석하였다. 특히, 현재 개발이 진행 중인 다양한 본딩 접합 기술에 대하여 본딩 방법에 따른 정렬 불량 및 응력을 해석하여 공정 신뢰성에 미치는 영향을 고찰하였다.
또한, Fig. 5와 같이 시간대별로 칩을 차례로 추가해가며 해석을 수행하는 birth & death 기법을 사용하여 이전 공정에서의 응력 상태와 변형 상태를 유지한 채 해석이 진행될 수 있게 하였다.
본 연구에서는 NUF 를 언더필로 사용하고 본딩 온도는 350 °C 로 설정하였다.
현재 TSV 기술에서 사용되는 본딩 기술은 매우 다양하다. 본 연구에서는 그 중에서도 최근에 대표적으로 연구되고 있는 3 가지의 본딩 기술 즉, 솔더를 이용한 본딩 기술 중 하나인 Sn-Ag eutectic 본딩 기술, Cu-Cu 직접 본딩(Cu-Cu direct bonding)기술, 및 SiO₂ 직접 본딩(oxide direct bonding) 기술⁸에 대해서 각 기술을 적용하였을 경우의 휨 발생과 열응력을 해석하였다. Fig.
본딩 방법에 따라서 본딩 온도가 각각 다르다. 본 연구에서는 현재 각 기술에서 대표적으로 사용되고 있는 본딩 온도를 사용하였다. Eutectic 솔더 본딩은 낮은 용융점의 솔더를 사용하여 칩들을 저온에서 본딩시키는 방법으로써, 금속간 화합물(intermetallic compound)을 형성하면서 본딩이 이루어진다.
한 개의 칩을 접합한 후에는 휨 변형과 잔류 응력이 남게 되고, 이러한 변형과 잔류응력이 여러 칩이 접합되면서 지속적으로 증가하게 된다. 이러한 적층 공정을 해석하기 위해서는 시간에 따른 변형의 형상을 잘 표현할 수 있어야 함으로 공정 전체를 과도(transient) 해석으로 수행하고, 각 칩을 적층 후에 칩들의 변형과 비아 홀 주위에 발생되는 잔류 응력의 변화를 공정 단계별로 살펴보았다. 수치해석 상용 프로그램인 ANSYS 를 이용하여 Fig.
따라서 본 연구에서는 TSV 기술을 이용하여 실리콘 기판 위에 8 개의 실리콘 칩을 적층하는 본딩 공정 과정에서 발생하는 열응력에 의한 휨 변형과 응력 집중 현상에 대해 수치해석을 이용하여 분석하였다. 특히, 현재 개발이 진행 중인 다양한 본딩 접합 기술에 대하여 본딩 방법에 따른 정렬 불량 및 응력을 해석하여 공정 신뢰성에 미치는 영향을 고찰하였다. 궁극적으로는 TSV 기술을 이용한 3 차원 적층 패키지의 설계 방향을 제시하고자 하였다.

대상 데이터

이 물성 값들은 여러 논문에서 제시된 대표 값을 선택하였다.^9-11구리는 소성변형을 고려하기 위하여 Table 2 와 같이 이동 경화 모델(kinematic hardening model)로 표현되는 소성 재료로 모델링 하였으며, 항복응력을 172 MPa 로 정의하였다.
이러한 적층 공정을 해석하기 위해서는 시간에 따른 변형의 형상을 잘 표현할 수 있어야 함으로 공정 전체를 과도(transient) 해석으로 수행하고, 각 칩을 적층 후에 칩들의 변형과 비아 홀 주위에 발생되는 잔류 응력의 변화를 공정 단계별로 살펴보았다. 수치해석 상용 프로그램인 ANSYS 를 이용하여 Fig. 2 와 같이 8 층의 실리콘 칩을 가진 3 차원 TSV 모델을 구성하였다. 비아 홀은 각 칩의 가장 자리를 따라 배치되어 있고, 칩과 칩 사이에는 언더필 재료가 채워져 있다.
실리콘 칩의 크기는 13.5 mm × 13.5 mm 이며, 두께는 50 µm 이다.

성능/효과

Out-of-plane 변형은 -0.2 µm로써 매우 적으며, 적층 과정에서 변형의 양은 변화가 매우 미미함을 알 수 있었다.
해석 결과 첫 공정(1st 스텝) 이후부터 솔더와 구리가 접합되는 계면에 큰 응력 집중이 발생하는 것을 알 수 있다. 또한, 비아 홀과 실리콘 칩 사이의 계면에도 응력이 집중됨을 알 수 있었다. 솔더 볼과 구리 간의 강성과 열팽창 차이로 인하여 솔더볼과 구리 패드 계면에 큰 응력이 발생하여 균열 또는 파손의 우려가 있음을 알 수 있다.
응력이 집중되는 영역은 주로 비아 홀과 실리콘 칩의 경계면, 비아 홀과 본딩 패드의 경계면 등주로 이종 재료간의 계면이었다. 본 연구의 해석 결과에 따르면 현재 개발되고 있는 본딩 방식을 적용하였을 경우 칩이 적층될 수록 변형은 증가하고, 기계적 혹은 전기적인 신뢰성에 대한 문제를 발생할 가능성이 매우 높다. 궁극적으로 변형 및 응력을 낮추기 위해서는 본딩 공정의 온도를 낮추어서 본딩에 의한 열응력을 최소화하여야 한다.
비아 홀의 지름이 약 10 µm 임을 고려한다면 비아 홀의 지름만큼 정렬 불량이 발생한 것을 알 수 있었다.
Out-of-plane 변형 즉, z 방향의 변형은 8 층의 칩이 모두 접합되었을 때 최대 -3 µm 의 변형이 발생하였으며, 변형의 형태는 crying(︵) 형태이다. 실리콘 칩에서 발생한 주응력의 값은 적층 공정에 따라 거의 일정한 값을 나타내고 있으며, 최대 373 MPa 로 해석되었다. 실리콘 재질의 파괴 응력이 1 GPa 인 점을 감안하면 실리콘 칩의 응력에 의한 영향은 미미하다고 할 수 있다.
최종 공정 후의 휨 변형, 즉 in-plane 변형은 6.8 µm 로 비아 홀 크기의 약 70% 정도임을 알 수 있었다.
2 µm로써 매우 적으며, 적층 과정에서 변형의 양은 변화가 매우 미미함을 알 수 있었다. 한편, 최대 응력에 대해서는 5 번째의 실리콘 칩을 본딩하기 까지는 Cu-Cu 직접 본딩의 결과와 같이 응력의 최대 발생 지점이 비아 홀 주변이었으나, 6 번째의 실리콘 칩을 본딩하면서 부터는 비아 홀 주변의 응력은 크게 변하지 않고, 맨 아래에 있는 SiO₂ 접합층과 실리콘 기판의 모서리에 있는 계면에서의 최대응력이 발생하고, 8 번째의 칩을 본딩하면서 응력이 최대 586 MPa 까지 커짐을 알 수 있다. 이는 SiO₂ 층의 CTE 값이 0.
특히, Sn-Ag 솔더 본딩과 Cu-Cu 본딩의 경우는 8 층의 실리콘 칩을 적층한 후에는 비아 홀의 지름 (10 µm) 보다 큰 in-plane 변형이 발생한다. 한편, 최대 응력은 SnAg 솔더 본딩의 경우가 제일 컸으며, 그 다음으로는 SiO₂ 본딩, 그리고 Cu-Cu 본딩의 응력이 제일 작음을 알 수 있었다. 그러나 Cu-Cu 본딩의 경우는 실리콘 칩에 걸리는 주응력이 높음을 알 수 있었다.
실리콘 칩의 주응력 결과를 본 이유는 실리콘 칩은 주로 인장(tensile) 응력에 의하여 파괴되기 때문이다. 해석 결과 첫 공정(1st 스텝) 이후부터 솔더와 구리가 접합되는 계면에 큰 응력 집중이 발생하는 것을 알 수 있다. 또한, 비아 홀과 실리콘 칩 사이의 계면에도 응력이 집중됨을 알 수 있었다.
Table 6 은 각 본딩 기술에 대한 최대 변형량과 최대 응력값을 정리한 표이다. 휨 변형에 있어서는 수직 방향의 out-of-plane 변형보다는 본딩 얼라인먼트에 영향을 미치는 in-plane 변형이 매우 큼을 알 수 있었다.

후속연구

^13,14또한, 열팽창계수의 차를 최소화 할 수 있는 적절한 언더필 재질 선택이 중요할 것으로 판단된다. 이에 대한 보다 자세한 연구는 향후에 진행할 예정이다.

질의응답

핵심어	질문	논문에서 추출한 답변
	3 차원 적층 기술에서 발생할 수 있는 문제는?	TSV 를 이용한 3 차원 적층 패키지 기술은 전기적 손실의 감소, 칩 면적의 감소 등 다양한 장점을 갖고 있다. 반면 3 차원 적층 기술은 다양한 재료로 이루어진 복잡한 구조로 되어 있어, 전기적 혹은 기계적인 신뢰성 문제가 발생할 가능성이 높다. TSV 공정 중에 발생되는 열응력은 패키지의 응력 집중 및 파괴를 초래하게 되며, 패키지의 휨 변형(warpage)을 발생시킨다.
	TSV 를 이용한 3 차원 적층 패키지 기술의 장점은?	특히 기존의 와이어 본딩(wire-bonding) 형태가 아닌 TSV(through silicon via)를 이용하여 칩들을 수직으로 적층하는 3 차원 적층(3D integration) 패키지 기술이 최근 큰 관심을 얻고 있다. TSV 를 이용한 3 차원 적층 패키지 기술은 전기적 손실의 감소, 칩 면적의 감소 등 다양한 장점을 갖고 있다. 반면 3 차원 적층 기술은 다양한 재료로 이루어진 복잡한 구조로 되어 있어, 전기적 혹은 기계적인 신뢰성 문제가 발생할 가능성이 높다.
	TSV 기술을 이용한 3 차원 적층 패키지의 공정의 복잡한 과정은 어떤 현상을 초래할 가능성이 있는가?	TSV 기술을 이용한 3 차원 적층 패키지의 공정은, 우선 본딩(bonding) 기술을 이용하여 각각의 실리콘 칩을 3 차원으로 적층하는 공정, 칩을 적층한 후 PCB 에 솔더 볼(solder ball)을 형성하는 공정, 솔더 볼 사이를 언더필(underfill)로 충진하는 공정, 그리고 최종적으로 EMC(epoxy mold compound)로 칩을 몰딩(molding)하는 공정이 있다. 이러한 일련의 복잡한 공정 과정에서 패키지 재료들의 열팽창 차이로 인하여 다양한 형태의 휨 변형이 발생하게 되고, 본딩 접합면 및 비아 홀(via hole), 접합 패드(pad) 등의 TSV 구조에 변형 및 응력 집중 현상을 초래할 가능성이 높다. 따라서 패키지 각 공정에서의 휨 변형 현상을 분석하여 이를 최소화하기 위한 구체적인 방안이 필요하다.

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동의어: Packet Collision Rate

용어 설명 출처 목록 (6)

용어 설명: PCR은 세균 특이성이 있는 primer를 이용하여 적은 수의 세균이 있을지라도 쉽게 검출할 수 있는 유용한 방법이며, 이를 이용하여 구강 내 치면세균막이나 타액에서 직접 세균을 검출할 수 있게 되었다[8].

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