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NTIS 바로가기최근 반도체 기술에서는 리소그래피 기술의 한계 및 전자제품의 소형, 다기능화에 대한 요구에 따라 TSV(through silicon via) 기술을 이용한 Multi-Chip Packaging 기술이 각광을 받고 있다. TSV를 이용한 3차원 적층 패키지 기술은 전기적 손실의 감소, 칩 면적의 감소 등 다양한 장점을 갖고 있다. 3차원 적층 기술은 다양한 재료로 이루어진 복잡한 구조로 되어있다. 따라서 다양한 전기적, 기계적 신뢰성이 발생한 가능성 또한 많다. 특히 배선 간의 전기적 손실을 최소화하기 위한 재료로써 ...
저자 | 송차규 |
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학위수여기관 | 서울과학기술대학교 |
학위구분 | 국내석사 |
학과 | 나노IT융합프로그램 |
지도교수 | 좌성훈 |
발행연도 | 2010 |
총페이지 | Ⅳ, 76 p. |
키워드 | Multi-Chip Packaging through silicon via Warpage thermal fatigue finite element method |
언어 | kor |
원문 URL | http://www.riss.kr/link?id=T12352518&outLink=K |
정보원 | 한국교육학술정보원 |
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