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논문 상세정보

고속 ADC 회로를 위한 100 MS/s의 샘플링의 SHA 설계

Development of a SHA with 100 MS/s for High-Speed ADC Circuits

초록

본 논문에서는 고속 ADC의 앞단에서 사용하기 위한 1 $V_{pp}$의 입력 신호 범위에서 12 Bit의 해상도를 갖고 100 MS/s의 샘플링 속도에서 동작하는 SHA를 설계하였다. 제안된 시스템은 입력 주파수가 5 MHz, 샘플링 주파수 100 MHz 일 때 SFDR(Spurious Free Dynamic Range)가 약 66.3 dB로 해상도가 떨어졌으나 feedthrough를 제거한 회로는 SFDR이 약 73 dB로 12 bit 해상도를 갖는다.

Abstract

In this article, we have designed SHA, which has 12 Bit resolution at an input signal range of 1 $V_{pp}$ and operates at a sampling speed of 100 MS/s in order to use at front of high speed ADC. SFDR(Spurious Free Dynamic Range) of the proposed system drops to approximately 66.3 dB resolution when the input frequency is 5 MHz, and the sampling frequency is 100 MHz, however, the circuit without a feedthrough has 12 bit resolution with approximately 73 dB.

참고문헌 (5)

  1. J. Bayard, M. Ayachi, "A proposal to improve the quality of a sample and hold output voltage," Internaltional Journal of Electronics, Vol. 92, No. 4, pp. 243-249, 2005. 
  2. C. Paulus et al., "A 4GS/s 6b flash ADC in 0.13um CMOS," in Symposium on VLSI Circuits Digest of Technical Papers, pp. 420-423, Jun. 2004. 
  3. 김성권, 이경량, 여성대, 홍순양, 박용운, "모니터링된 배터리 전압 변환을 위한 SAR typed A/D컨버터의 제작", 한국전자통신학회논문지, 6 권, 2호, pp. 256-261, 2011. 
  4. 배성환, 이창기, 김대익, "Multi-channel Incremental Data Converters", 한국전자통신학회논문지, 4권, 1호, pp. 31-34, 2009. 
  5. Behzad Razavi. Principles of Data Conversion System Design, IEEE Press, 1995. 

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